JPS61256268A - Testing apparatus - Google Patents
Testing apparatusInfo
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- JPS61256268A JPS61256268A JP60098419A JP9841985A JPS61256268A JP S61256268 A JPS61256268 A JP S61256268A JP 60098419 A JP60098419 A JP 60098419A JP 9841985 A JP9841985 A JP 9841985A JP S61256268 A JPS61256268 A JP S61256268A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト装置に係り、特に半導体集積回路による
周辺装置のテスト回路に２いて内部回路をテストモード
に切り換えるテスト回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a test device, and more particularly to a test circuit for switching an internal circuit to a test mode in a test circuit for a peripheral device using a semiconductor integrated circuit.
従来、内部回路金テストモードに切り換える場合、Ｉｌ
ｌの構成として、テストの為のビンを１ビン余分に設け
、テストモードに切り換え几い時に前記ピン（以下テス
トピンと記す）に信号金入力する構成がとられている。Conventionally, when switching to internal circuit gold test mode, Il
1 has a configuration in which one extra bin is provided for testing, and a signal is input to the pin (hereinafter referred to as a test pin) when the test mode is switched to the test mode.
第２の構成としては。As for the second configuration.
通常の動作電子範囲外にしきい値電圧金持つインバータ
（以下動作電圧の異なるインバータと記す）を、信号入
力部分のひとつに並列に接続し、テストモードに切り換
えたい時に、通常の動作でに使われない電圧まで入力電
圧を上げるもしくは下げる構成がとられている。When an inverter with a threshold voltage outside the normal operating range (hereinafter referred to as an inverter with a different operating voltage) is connected in parallel to one of the signal input sections and you want to switch it to test mode, it is used in normal operation. The configuration is such that the input voltage is increased or decreased to a voltage that is not exceeded.
〔発明が解決しようとする問題点）
前述した従来の構成のうち前者においては、通常の動作
では全く使用しないビンを必要とするという欠点がある
。[Problems to be Solved by the Invention] Of the conventional configurations described above, the former has the drawback of requiring a bin that is never used during normal operation.
また、後者の構成においては、動作電圧の異なるインバ
ータ？作るプロセスが面倒であるという欠点がある。Also, in the latter configuration, inverters with different operating voltages? The drawback is that the process of making it is tedious.
本発明の目的は、前記欠点が解決され、ピン？増加させ
ることなく、特殊なインバータを設ける必要のないテス
ト装置を提供することにある。The purpose of the present invention is to solve the above-mentioned drawbacks and to solve the problem of pins. It is an object of the present invention to provide a test device that does not require a special inverter.
本発明のテスト装置の構成は、データの授受を行う信号
線とこの信号線に対する複数の制御信号線と金有し、前
記制御信号線へ入力する論理レベルを、通常の動作では
あり得ないような組み合わせとすることＩｃＪ−リ、内
部回路をテストモードへ切り換える構成とじ九〇とを特
命とする。The configuration of the test device of the present invention includes a signal line for transmitting and receiving data and a plurality of control signal lines for this signal line, and the logic level input to the control signal line is set in such a way that it would not occur in normal operation. It is specially ordered that a combination of IcJ and the configuration for switching the internal circuit to the test mode is required.
次に本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の一実施例のテスト装置上水す回路であ
る。同図において、破線で囲まれ比容ブロック２４，２
５．２６の内容は、最上段のブロック２４に示した回路
図と同一であり、ブロックの数はデータの授受を行なう
信号線の数に等しい。FIG. 1 shows a water supply circuit of a test device according to an embodiment of the present invention. In the figure, specific volume blocks 24, 2 are surrounded by broken lines.
The contents of 5.26 are the same as the circuit diagram shown in block 24 at the top, and the number of blocks is equal to the number of signal lines for transmitting and receiving data.
第１図では、最上段のブロック２４のみの回路を示す。In FIG. 1, only the circuit of the uppermost block 24 is shown.
データの読み出し信号線１への入力信号（以下ＲＤと記
す）ハ、インバータ７會介してＡＮＹ）ゲート１１．１
３へ入力される。データの薔き込み信号線２への入力信
号（以下ＷＲ，と記す）はインバータ８ｔ−介してＡＮ
Ｄゲート１２．１３へ入力される。チップイネーブル信
号線３への入力信号（以下ＧＥと記す）は、インバータ
９を介してＡＮＬ）ゲートＩＸ、１２およびインバータ
１０へ入力され、インバータｌＯの出力はＡＮＤゲート
１３へ入力される。ＡＮＤゲート１１の出力がｒＯＪの
論理レベルの時、バッファ１４はハイインピーダンス状
態となり、バッファ１４を介した信号線１８から信号線
４へのデータの読み出しは停止される。Input signal (hereinafter referred to as RD) to data read signal line 1 (C, ANY via inverter 7) gate 11.1
3. The input signal (hereinafter referred to as WR) to the data input signal line 2 is input to the AN via the inverter 8t.
It is input to D gate 12.13. An input signal (hereinafter referred to as GE) to the chip enable signal line 3 is input to the ANL gates IX and 12 and the inverter 10 via the inverter 9, and the output of the inverter IO is input to the AND gate 13. When the output of the AND gate 11 is at the logic level rOJ, the buffer 14 enters a high impedance state, and reading of data from the signal line 18 to the signal line 4 via the buffer 14 is stopped.
ｌｊ、ＡＮＤゲート１２の出力が「ｏ」の論理レベルの
Ｊ ／＜ッファ１５がハイインピーダンス状態となり、
バッファ１５を介した信号線４がらイ言号線１８へのデ
ータの書き込みは停止される。信号ｉ４．１８は、ブロ
ック２４のデータ授受を行う信号線であり、信号線５，
２０はブロック２５、信号線６，２２はブロック２６の
データ授受全行う信号線である。、ま７’ｊ、ＡＮＤゲ
ート１３の出力は、フリラグ・フロッグ１７（以下Ｆ／
Ｆ１７と記す）のクロック信号として用いられる。前記
クロック信号により、信号線４のデータ七読み込み、前
記Ｆ／Ｆ １７の出力信号（以下テスト信号と記す）と
して、信号線１９へ出力させるーブロック２５゜２６は
それぞれ信号線５．６のデータを前記クロックにより読
み込み信号線２１．２３へ出力させる。リセット信号１
６は７ステム拳すセット信号である。lj, the output of the AND gate 12 is at the logic level of "o", and the buffer 15 is in a high impedance state,
Writing of data from the signal line 4 to the i-language line 18 via the buffer 15 is stopped. Signal i4.18 is a signal line for transmitting and receiving data in block 24, and is connected to signal line 5,
Reference numeral 20 denotes a block 25, and signal lines 6 and 22 are signal lines for all data exchange between the block 26 and the block 25. , ma7'j, the output of the AND gate 13 is a free-lag frog 17 (hereinafter F/
F17) is used as a clock signal. The clock signal reads data 7 from the signal line 4 and outputs it to the signal line 19 as an output signal of the F/F 17 (hereinafter referred to as a test signal) - blocks 25 and 26 read the data from the signal lines 5 and 6, respectively. is read by the clock and output to the signal lines 21 and 23. Reset signal 1
6 is a 7 stem fist set signal.
次に本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
３つの制御信号Ｒ，Ｄ、ＷＲ，ＣＥの論理レベルと回路
の状態上第２図に示す。第２図の纂（１１項乃至第（４
）項の場合の回路の動作全順番に説明してゆく。The logic levels of the three control signals R, D, WR, and CE and the state of the circuit are shown in FIG. The compilation of Figure 2 (sections 11 to (4)
) The operation of the circuit will be explained in full order.
第（１）項、制御信号ルＤ、Ｗル、ＣＥが［ｏｌ、 ｒ
ｘＪ。Section (1), the control signals D, W, and CE are [ol, r
xJ.
「Φ」の場合、インバータフ、８，９，１０の出力はそ
れぞれ「ｘＪ、 ｒｏｊ、 ｒｘｊ、 ｒｏ」の論理レ
ベルとなり、ＡＮＤゲー）１１．１２．１３の出力がそ
れぞれｒＩＪ、 ｒｏｂ、 ｒｏＪの論理レベルとなる
。従って、Ｆ／Ｆ１７からテスト信号は出力されず、内
部回路はテストモードにならない。また、バッファ１５
がハイインピーダンス状態となるｔめ、データの読み出
し状態となる。In the case of "Φ", the outputs of inverters 8, 9, and 10 are at the logic level of "xJ, roj, rxj, ro", respectively, and the outputs of (AND game) 11, 12, and 13 are rIJ, rob, and roJ, respectively. It becomes a logical level. Therefore, no test signal is output from the F/F 17, and the internal circuit does not enter test mode. Also, buffer 15
t enters a high impedance state, and enters a data read state.
第（２）項、制御信号ＲＤ、ＷＲ，ＣＥがｒｌＪ、 ｒ
ｏｂ。Section (2), control signals RD, WR, CE are rlJ, r
ob.
「０」の場合、インバータ７．８，９．１０の出力はそ
れぞれｒＯＪ、 ｒｌＪ、 ｒｌＪ、 ｒＯＪの論理レ
ベルとなり、ＡＮＤゲート１１．１２．１３の出力がそ
れぞれｒｏｊ、 ｒｘＪ、 ｒｏＪの論理レベルとなる
。従って、Ｆ／Ｆ１７からテスト信号は出力されず、内
部回路はテストモードにならない。ま几、バッファ１４
がハイインピーダンス状態となる九め、データの書き込
み状態となる。In the case of "0", the outputs of inverters 7.8 and 9.10 have the logic levels of rOJ, rlJ, rlJ, and rOJ, respectively, and the outputs of AND gates 11.12.13 have the logic levels of roj, rxJ, and roJ, respectively. Become. Therefore, no test signal is output from the F/F 17, and the internal circuit does not enter test mode. Makoto, Buffer 14
At the ninth stage, when the circuit enters a high-impedance state, data is written.
第（３）項、制御信号ＦＬＤ、ＷＲ，，ＣＥがｒｘＪ、
ｒｘＪ。Section (3), the control signals FLD, WR,, CE are rxJ,
rxJ.
「０」の場合も前記第（１）項、第（２）項と同様に考
えると、ＡＮＤゲート１１．１２．１３の出力がそれぞ
れｒＯＪ、 ｒｏｂ、 ｒＯＪの論理レベルとなる。従
って、Ｆ／Ｆ １７からテスト信号は出力されず、内部
回路にテストモードにならない。また、バッファ１４゜
１５が両方ともハイインピーダンス状態となる之め、デ
ータの読み出し＠書き込みは停止される。Considering the case of "0" in the same way as the above-mentioned items (1) and (2), the outputs of the AND gates 11, 12, and 13 become the logic levels of rOJ, rob, and rOJ, respectively. Therefore, no test signal is output from the F/F 17, and the internal circuit does not enter test mode. Further, since both the buffers 14 and 15 are in a high impedance state, data read/write is stopped.
以上算（１）項乃至第（３）項は５回路が通常の動作音
している時に存在する制御信号の論理レベルの組み合わ
せである。Items (1) to (3) above are combinations of logic levels of control signals that exist when the five circuits are operating normally.
第（４）項、制御信号ＲＩＢ、ＷＲ，ＣＥがｒＯＪ 、
ｒｏＪ 。Item (4), control signals RIB, WR, CE are rOJ,
roJ.
「１」の場合、インバータ７．８．９．１０の出力には
それぞれｒｌＪ、 ｒｉｂ、 ｒｏｂ、 ｒｌＪの論理
レベルとなり、ＡＮＤゲート１１．１２の出力がそれぞ
れｒｏｊ、 ｒｏＪ の論理レベルとなる九め、ノ（ツ
ファ１４゜１５の両方がハイインピーダンス状態となり
、データの読み出し−Ｖき込みは停止される。また、Ａ
ＮＤゲート１３の出力が「１」の論理レベルとなるため
に、信号線４のデータがＦ／Ｆ １７へ読み込まれ、Ｆ
／Ｆ１７から前記データがテスト信号として出力される
。In the case of "1", the output of inverter 7.8.9.10 has the logic level of rlJ, rib, rob, rlJ, respectively, and the output of AND gate 11.12 has the logic level of roj, roJ, respectively. , (both buffers 14 and 15 become high impedance state, data reading and V writing are stopped.
In order for the output of the ND gate 13 to have a logic level of "1", the data on the signal line 4 is read into the F/F 17, and the F/F
/F17 outputs the data as a test signal.
以上より、本実施例によって５回路の通常の動作状態で
は存在しない制御信号の論理レベルの組み合わせで、テ
スト信号を発生させ、内部回路をテストモードへ切り換
えることが実現された。As described above, according to this embodiment, it is possible to generate a test signal using a combination of logic levels of control signals that do not exist in the normal operating state of the five circuits, and to switch the internal circuit to the test mode.
尚、破線で囲まれｔブロック２５．２６内の回路動作も
前述と同様である。Note that the circuit operations within the t blocks 25 and 26 surrounded by broken lines are also the same as described above.
以上説明したように、本発明によれば、データの授受を
行う信号線に対する複数の制御信号線へ入力する論理レ
ベル？、通常の動作ではあり得ないような組み合わせに
することにより、内部回路全テストモードに切り換える
ことができ２従って従来のようにテストピンを設ける必
要がなくなり、従来テストピンとして利用していたピン
？他のファンクションの九めに用いることもでき、この
ため、ピン数の限られている集積回路に於いては、きわ
めて有効であり、また動作電圧の異なるインバータ全作
る必要がなくなり、グロセス的にみて製造を容易にする
等の効果が得られる。As explained above, according to the present invention, the logic level input to the plurality of control signal lines for the signal line for sending and receiving data? By creating a combination that would be impossible in normal operation, it is possible to switch to the full internal circuit test mode2.Therefore, there is no need to provide test pins as in the past, and the pins that were conventionally used as test pins can be switched to the full internal circuit test mode. It can also be used for other functions, making it extremely effective in integrated circuits with a limited number of pins.It also eliminates the need to create all inverters with different operating voltages, which reduces the cost from a gross perspective. Effects such as ease of manufacturing can be obtained.
第１図は本発明の一実施例のテスト妄＃、全示す回路図
、第２図は第１図のテスト装置の動作状態を示す図であ
る。尚１図において。
１・・・・・・データの読み出し信号線、２・・・・・
・データの書き込み信号線、３・・・・・・チップイネ
ーブル信号線％４，５，６，１８．２０，２２・・・・
・・データの授受を行う信号線、７．８．９．１０・・
・・・・インバータ、１１，１２．１３・・・・・・Ａ
ＮＤゲート、１４゜１５・・・・・・バッファ、１６・
・・・・・リセット信号、１７・・・・・・フリラグ・
フロップＣＦ’／Ｆ）、１９．２１゜２３・・・・・・
テスト信号線、２４，２５．２６・・・・・・入出力ボ
ート回路。
代理人 弁理士 内 原 普１−″ぽ
箒 ｌ 凹
箒 ２ 図FIG. 1 is a complete circuit diagram of a test circuit according to an embodiment of the present invention, and FIG. 2 is a diagram showing the operating state of the test apparatus of FIG. 1. In addition, in Figure 1. 1... Data read signal line, 2...
・Data write signal line, 3... Chip enable signal line %4, 5, 6, 18. 20, 22...
...Signal line for sending and receiving data, 7.8.9.10...
...Inverter, 11, 12.13...A
ND gate, 14°15...Buffer, 16.
...Reset signal, 17...Free lag.
Flop CF'/F), 19.21°23...
Test signal line, 24, 25, 26... Input/output boat circuit. Agent Patent Attorney Uchihara Fu 1-″Po Houki l Concave Houki 2 Diagram
Claims (1)
制御信号線とを持つ半導体集積回路より成る周辺装置と
、前記制御信号線へ入力する論理レベルを通常の動作状
態ではあま得ないような組み合わせにして、クロック信
号を発生させる手段と、前記クロック信号と前記データ
の授受を行う信号線とを入力とするラッチとを備え、こ
のラッチの出力信号の組み合せによって前記周辺装置の
テストモードを設定するように構成されていることを特
徴とするテスト装置。A peripheral device consisting of a semiconductor integrated circuit that has a signal line for sending and receiving data and a plurality of control signal lines for this signal line, and a combination of logic levels input to the control signal line that is not often possible under normal operating conditions. means for generating a clock signal, and a latch whose inputs are the clock signal and a signal line for transmitting and receiving the data, and a test mode of the peripheral device is set by a combination of output signals of the latch. A test device characterized in that it is configured as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098419A JPH0782079B2 (en) | 1985-05-09 | 1985-05-09 | Test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098419A JPH0782079B2 (en) | 1985-05-09 | 1985-05-09 | Test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256268A true JPS61256268A (en) | 1986-11-13 |
| JPH0782079B2 JPH0782079B2 (en) | 1995-09-06 |
Family
ID=14219299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098419A Expired - Lifetime JPH0782079B2 (en) | 1985-05-09 | 1985-05-09 | Test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782079B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160778A (en) * | 1983-03-04 | 1984-09-11 | Nec Corp | Testing circuit |
| JPS604232A (en) * | 1983-06-22 | 1985-01-10 | Toshiba Corp | Method for designating test mode of lsi |
-
1985
- 1985-05-09 JP JP60098419A patent/JPH0782079B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160778A (en) * | 1983-03-04 | 1984-09-11 | Nec Corp | Testing circuit |
| JPS604232A (en) * | 1983-06-22 | 1985-01-10 | Toshiba Corp | Method for designating test mode of lsi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782079B2 (en) | 1995-09-06 |
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