JPS61255461A - Multi cpu communicating device - Google Patents
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- 230000005540 biological transmission Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007717 exclusion Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000007723 transport mechanism Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は複写機等に設置され、単一のマスタｃｐｕ
＜中央処理装置）と複数のリモートＣＰＵとの間でデー
タの授受を行なうマルチＣＰＵ通信装置に関し、特にマ
スタＣＰＵに能率良い通信を行なわせるための改良に関
する。[Detailed Description of the Invention] [Industrial Application Field] This invention is installed in a copying machine, etc., and uses a single master CPU.
The present invention relates to a multi-CPU communication device that exchanges data between a central processing unit and a plurality of remote CPUs, and particularly relates to improvements for making a master CPU perform efficient communication.
［従来の技術］
複写機等の事務機器の高級機種では、数多くの機能を安
価なプロセッサを用いて達成するために、複数の機能を
複数のプロセッサに分担させて処理する機能分散を行な
っていることが多い。[Prior Art] In high-end models of office equipment such as copying machines, in order to achieve a large number of functions using inexpensive processors, functions are distributed by distributing multiple functions to multiple processors. There are many things.
例えば、複写機においては次のような機能分散形態をと
っている。For example, in a copying machine, functions are distributed as follows.
・マスタＣＰＵ （マスタブロセツナ）（ア）紙送り
（イ）光学系のコントロール
（つ）リモートＣＰＵの統轄制御（
１）リモートＣＰＵとの通信機的（プロトコル）の管理
など。- Master CPU (a) Paper feeding (b) Control of optical system (ii) General control of remote CPU (1) Management of communication equipment (protocol) with remote CPU, etc.
・リモートＣＰＵ （リモートプロセッサ）（ア）コン
ソールの制御
（イ）現像器、定着器の制御
（つ）サーボモータコントロール
（１）自動原稿搬送機構の制御
（オ）ソータの制御 など。・Remote CPU (Remote Processor) (a) Control of the console (b) Control of the developer and fixing device (1) Control of the servo motor (1) Control of the automatic document transport mechanism (e) Control of the sorter, etc.
このように、従来の複写例のマルチＣＰＵ通信制御にお
いては、マスタＣＰＵは複写機のシーケンスコントロー
ルに関する仕事以外にリモートＣＰＵとの通信に係る仕
事を行なっている。ここで、複写機のシーケンスコント
ロールに関する仕事の処理時間は１０ｍＳのオーダであ
るのに対し、リモートＣＰＬＩとの通信のための処理に
は１００ｍ３〜２００ｍ５もの時間を要してしまう。こ
のため、従来の複写機に採用されているマルチＣＰＵ通
信制御においては、マスタＣＰＵに対するアクセス頻度
が高くなり過ぎ、全体的なシステムから見てマスタＣＰ
Ｕに多くの負担がかかり過ぎる欠点がある。As described above, in the conventional multi-CPU communication control for copying, the master CPU performs tasks related to communication with remote CPUs in addition to tasks related to sequence control of the copying machine. Here, while the processing time for work related to sequence control of a copying machine is on the order of 10 mS, processing for communication with a remote CPLI takes as much as 100 m3 to 200 m5. For this reason, in the multi-CPU communication control adopted in conventional copying machines, the frequency of access to the master CPU becomes too high, and from the perspective of the overall system, the master CPU
The disadvantage is that it places too much burden on U.
［発明が解決しようとする問題点］
この発明は上記実情に鑑みてなされたもので、マスタＣ
ＰＵから他のリモートＣＰＵとの通信管理に関する仕事
を取り除き、これによりマスタＣＰＵに能率良い処理を
行なわしめるマルチＣＰＵ通信装置を提供しようとする
ものである。[Problems to be solved by the invention] This invention was made in view of the above circumstances.
The present invention aims to provide a multi-CPU communication device that removes the work related to communication management with other remote CPUs from the PU, thereby allowing the master CPU to perform efficient processing.
［問題点を解決するための手段および作用コそこでこの
発明では、マスタ側装置に、マスタＣＰＵの他に、複数
のリモートＣＰＵとの通信制御に関する仕事を専用に行
なう通信用プロセッサと、該通信用プロセッサとマスタ
ＣＰＵとの間のデータ授受のための共有メモリとを具え
、マスタＣＰＵは前記共有メモリを介した通信用プロセ
ッサとの通信によって前記複数のリモートＣＰＵとデー
タ授受を行なうようにして上記問題点を解決するように
する。[Means and effects for solving the problem] Accordingly, in the present invention, in addition to the master CPU, the master side device includes a communication processor dedicated to performing work related to communication control with a plurality of remote CPUs; A shared memory for exchanging data between a processor and a master CPU is provided, and the master CPU exchanges data with the plurality of remote CPUs by communicating with a communication processor via the shared memory, thereby solving the above problem. Try to solve the points.
［実施例］ 第１図にこの発明の一実施例を示す。[Example] FIG. 1 shows an embodiment of the present invention.
第１図において、マスタ側処理装置１はバス２を介して
複数個のリモートＣＰＵ３−１．３−２゜・・・３−ｎ
と結合されており、各リモートＣＰＵ３−１．３−２．
・・・３−ｎは夫々複写機内のサーボモータ機構、現像
器、定着器あるいはソータ等（図示せず）と接続されて
、機能分散された各所定の仕事を行なうように構成され
ている。In FIG. 1, a master side processing device 1 connects a plurality of remote CPUs 3-1, 3-2°, . . . 3-n via a bus 2.
and each remote CPU 3-1.3-2.
. . 3-n are connected to a servo motor mechanism, a developing device, a fixing device, a sorter, etc. (not shown) in the copying machine, respectively, and are configured to carry out predetermined tasks with distributed functions.
マスタ側処理装置１は、マスタプロセッサ４、通信用プ
ロセッサ５、メモリアクセスコントローラ６、および共
有メモリ７で構成されている。The master side processing device 1 includes a master processor 4, a communication processor 5, a memory access controller 6, and a shared memory 7.
マスタプロセッサ４は、複数個のリモートＣＰＵ３−１
．３−２．・・・３−ｎを統轄的に制御することで所定
の複写動作に係わるシーケンスコントロールを実行する
。通信用プロセッサ５はマスタプロセッサ４と複数のリ
モートＣＰＵ３−１゜３−２．・・・３−ｎとの間のデ
ータ授受に係わる通信制御を専用に行なうもので、マス
タプロセッサ４との通信はメモリアクセスコントローラ
６および共有メモリ７を介して行なう。メモリアクセス
コントローラ６は、マスタプロセッサ４および通信用プ
ロセッサ５から入力される「メモリアクセス要求」に基
づき共有メモリ７のアクセス制御を行なう。The master processor 4 includes a plurality of remote CPUs 3-1
．． 3-2. . . 3-n is centrally controlled to execute sequence control related to a predetermined copying operation. The communication processor 5 includes a master processor 4 and a plurality of remote CPUs 3-1, 3-2. ... 3-n, and communication with the master processor 4 is performed via the memory access controller 6 and the shared memory 7. The memory access controller 6 controls access to the shared memory 7 based on "memory access requests" input from the master processor 4 and the communication processor 5.
共有メモリ７はマスタプロセッサ４から複数のリモート
ＣＰＵ３−１．・・・３−ｎへの送信データを記憶する
送信データメモリ８、該送信データの送信先を示す送信
先コードを一時記憶する送信先フリップフロップ９、リ
モートＣＰＵ３−１．・・・３−ｎからの受信データを
記憶する受信データメモリ１０、該受信データを送信し
たリモートＣＰＵを示す送信元コードを一時記憶する送
信元フリップフロップ１１で構成されている。送信デー
タメモリ８および受信データメモリ１０は夫々、その記
憶領域が第２図に示すように複数のリモートＣＰＵ３−
１．３−２．−３−ｎに対応して複数のブロックに分割
されており、各リモートＣＰＵに対応するブロックにデ
ータが書込まれるようになっている。The shared memory 7 is connected to a plurality of remote CPUs 3-1 . . . 3-n, a transmission data memory 8 for storing transmission data to the transmission data, a transmission destination flip-flop 9 for temporarily storing a transmission destination code indicating the transmission destination of the transmission data, and a remote CPU 3-1. ... 3-n, and a source flip-flop 11 that temporarily stores a source code indicating the remote CPU that transmitted the received data. The transmission data memory 8 and the reception data memory 10 each have a storage area that is connected to a plurality of remote CPUs 3 to
1.3-2. It is divided into a plurality of blocks corresponding to -3-n, and data is written into a block corresponding to each remote CPU.
かかる構成の具体動作例を第３図に示すフローチャート
を参照して説明する。なお、この第３図に示す動作例は
マスタプロセッサ４からリモートＣＰＵ３への送信動作
を示すものである。A specific example of the operation of this configuration will be explained with reference to the flowchart shown in FIG. The operation example shown in FIG. 3 shows the transmission operation from the master processor 4 to the remote CPU 3.
マスタプロセッサ４では、成るリモートＣＰＵにデータ
を送信する場合、まずメモリアクセスコントローラ６に
共有メモリアクセス信号を出力する。メモリアクセスコ
ントローラ６はこの共有メモリアクセス信号を受けて、
共有メモリ７に対するアクセスがマスタプロセッサ４と
通信用プロセッサ３とで衝突しないように所定の相互排
除手順を行ない（ステップ１００）、共有メモリ７が通
信用プロセッサ３に専有されていない場合、マスタプロ
セッサ４に対してアクセス可信号を送出し、共有メモリ
７をマスタプロセッサ４に専有させる（ステップ１０１
）。When transmitting data to a remote CPU, the master processor 4 first outputs a shared memory access signal to the memory access controller 6. The memory access controller 6 receives this shared memory access signal and
A predetermined mutual exclusion procedure is performed so that accesses to the shared memory 7 do not conflict between the master processor 4 and the communication processor 3 (step 100), and if the shared memory 7 is not exclusively used by the communication processor 3, the master processor 4 An access permission signal is sent to the master processor 4 to make the shared memory 7 exclusive use of the master processor 4 (step 101).
).
このアクセス可信号を受入したマスタプロセッサ４は共
有メモリ７に所要の送信データを出力し、送信データメ
モリ８の該当するリモートＣＰＵに対応するブロック領
域にこの送信データを書込み（ステップ１０２） 、さ
らに送信先フリップフロップ９にこの送信データを送信
すべきリモートＣＰＵを示すコードをセットする（ステ
ップ１０３）。以上の動作が終了すると、マスタプロセ
ッサ４はメモリアクセスコントローラ６にアクセス終了
信号を送出し、共有メモリ７を解放するとともに（ステ
ップ１０４）、通信用プロセッサ５に送信要求信号ＴＳ
を送出する（ステップ１０５）。Master processor 4, which has received this access permission signal, outputs the required transmission data to shared memory 7, writes this transmission data to the block area corresponding to the corresponding remote CPU in transmission data memory 8 (step 102), and further transmits A code indicating the remote CPU to which this transmission data should be sent is set in the destination flip-flop 9 (step 103). When the above operations are completed, the master processor 4 sends an access completion signal to the memory access controller 6, releases the shared memory 7 (step 104), and sends a transmission request signal TS to the communication processor 5.
(step 105).
この送信要求信号ＴＳを受入した通信用プロセッサ５は
、メモリアクセスコントローラ６に共有メモリアクセス
信号を出力し、メモリアクセスコントローラ６による前
記相互排除手順を経た後、共有メモリ７を専有する。そ
して、通信用プロセッサ５は共有メモリ７にアクセスす
ることにより、送信先フリップフロップ９にセットされ
たコードに対応する所定のリモートＣＰＵに対して送信
データメモリ８に記憶された所定の送信データを送出す
る（ステップ１０６）。The communication processor 5 that has received the transmission request signal TS outputs a shared memory access signal to the memory access controller 6, and after the mutual exclusion procedure is performed by the memory access controller 6, the shared memory 7 is exclusively used. Then, by accessing the shared memory 7, the communication processor 5 sends predetermined transmission data stored in the transmission data memory 8 to a predetermined remote CPU corresponding to the code set in the destination flip-flop 9. (step 106).
次にマスタプロセッサ４の受信動作を簡単に説明する。Next, the receiving operation of the master processor 4 will be briefly explained.
成るリモートＣＰＵからマスタ側処理装置１に入力され
た受信データは、通信用プロセッサ５の制御により、共
有メモリ７の受信データメモリ１０の該当ブロック領域
に記憶される。また送信元フリップフロップ１１には該
受信データを送信してきたリモートＣＰ［Ｊに対応する
コードがセットされる。以上の動作が終了すると通信用
プロセッサ５はマスタプロセッサ４に対して受信要求信
号Ｒ８を送出する。この受信要求信号Ｒ８を受入したマ
スタプロセッサ４は前記同様にして共有メモリ７にアク
セスし、受信データメモリ１０の記憶データを受信する
。The received data inputted to the master side processing device 1 from the remote CPU consisting of the master processor 1 is stored in the corresponding block area of the received data memory 10 of the shared memory 7 under the control of the communication processor 5. Further, a code corresponding to the remote CP[J that has transmitted the received data is set in the source flip-flop 11. When the above operations are completed, the communication processor 5 sends a reception request signal R8 to the master processor 4. Master processor 4, which has received this reception request signal R8, accesses shared memory 7 in the same manner as described above and receives the data stored in reception data memory 10.
このように本実施例装置による構成によれば、マスタプ
ロセッサ４は通信用プロセッサ５に対してのみ共有メモ
リ７を介してデータ授受を行なえばよく、複数のリモー
トＣＰＵとの通信にかかわる仕事は通信用プロセッサ５
が行なってくれるために、従来装置のようにマスタプロ
セッサ４を通信処理にかかわる仕事に長時間専有される
ことがなくなる。According to the configuration of the device of this embodiment, the master processor 4 only needs to send and receive data to and from the communication processor 5 via the shared memory 7, and the work related to communication with a plurality of remote CPUs is handled by the communication processor 5. processor 5
This eliminates the need for the master processor 4 to be used exclusively for work related to communication processing for a long time, unlike in conventional devices.
［発明の効果］
以上説明したようにこの発明にかかるマルチＣＰＵ通信
装置によれば、通信用プロセッサが複数のリモートＣＰ
Ｕとの通信に係る仕事を専用に行なうために、マスタプ
ロセッサは該通信用プロセッサとのデータ授受を行なう
ことにより複写機等のシーケンスコントロールに係るメ
インの仕事のみを行なえばよく、これにより各プロセッ
サは分散された各機能を能率良く実行することができ、
システム効率を向上させることができる。[Effects of the Invention] As explained above, according to the multi-CPU communication device according to the present invention, the communication processor can communicate with a plurality of remote CPUs.
In order to perform the work related to communication with the communication processor exclusively, the master processor only needs to perform the main work related to sequence control of copying machines etc. by exchanging data with the communication processor. can efficiently execute each distributed function,
System efficiency can be improved.
第１図はこの発明の一実施例構成を示すブロック図、第
２図は共有メモリの領域分割例を示す説明図、第３図は
同実施例装置の具体動作例について送信動作例を示すフ
ローチャートである。
１・・・マスタ側処理装置、２・・・バス、３・・・リ
モートＣＰＵ、４・・・マスタプロセッサ、５・・・通
信用プロセッサ、６・・・メモリアクセスコントローラ
、７・・・共有メモリ。
第２図
第３図FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of area division of a shared memory, and FIG. 3 is a flowchart showing an example of a transmission operation for a specific operation example of the device of the embodiment. It is. DESCRIPTION OF SYMBOLS 1... Master side processing device, 2... Bus, 3... Remote CPU, 4... Master processor, 5... Communication processor, 6... Memory access controller, 7... Shared memory. Figure 2 Figure 3
Claims (2)
間でデータの授受を行なうマルチＣＰＵ通信装置におい
て、 前記マスタＣＰＵは、 前記複数のリモートＣＰＵとの通信制御に関する処理を
専用に行なう通信用プロセッサと、該通信用プロセッサ
とマスタＣＰＵとの間のデータ授受のためのメモリとを
具え、 前記マスタＣＰＵは前記メモリを介した前記通信用プロ
セッサとの通信によって複数のリモートＣＰＵとデータ
授受を行なうようにしたことを特徴とするマルチＣＰＵ
通信装置。(1) In a multi-CPU communication device that sends and receives data between a single master CPU and a plurality of remote CPUs, the master CPU is a communication device that exclusively performs processing related to communication control with the plurality of remote CPUs. A processor, and a memory for exchanging data between the communication processor and a master CPU, and the master CPU exchanges data with a plurality of remote CPUs by communicating with the communication processor via the memory. A multi-CPU that is characterized by
Communication device.
の記憶領域が複数に分割される特許請求の範囲第（１）
項記載のマルチＣＰＵ通信装置。(2) Claim (1) wherein the memory is divided into a plurality of storage areas corresponding to a plurality of remote CPUs.
The multi-CPU communication device described in .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637285A JPH0666061B2 (en) | 1985-05-07 | 1985-05-07 | Multi CPU communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637285A JPH0666061B2 (en) | 1985-05-07 | 1985-05-07 | Multi CPU communication device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255461A true JPS61255461A (en) | 1986-11-13 |
| JPH0666061B2 JPH0666061B2 (en) | 1994-08-24 |
Family
ID=14163136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9637285A Expired - Lifetime JPH0666061B2 (en) | 1985-05-07 | 1985-05-07 | Multi CPU communication device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666061B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013066805A (en) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | Game machine |
| JP2013066804A (en) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | Game machine |
| JP2016026038A (en) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | Game machine |
| JP2016026037A (en) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | Game machine |
| JP2016039967A (en) * | 2015-11-05 | 2016-03-24 | 株式会社ソフイア | Game machine |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0770961A3 (en) | 1995-10-24 | 2001-04-11 | Konica Corporation | Memory access system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102533A (en) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | FUKUSUSHORISOCHIKANNOTSUSHINSEIGYOSOCHI |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS58203534A (en) * | 1982-05-21 | 1983-11-28 | Toshiba Corp | Electronic computer system |
-
1985
- 1985-05-07 JP JP9637285A patent/JPH0666061B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102533A (en) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | FUKUSUSHORISOCHIKANNOTSUSHINSEIGYOSOCHI |
| JPS5539908A (en) * | 1978-08-26 | 1980-03-21 | Hitachi Denshi Ltd | Control system of multi-processor system |
| JPS58203534A (en) * | 1982-05-21 | 1983-11-28 | Toshiba Corp | Electronic computer system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013066805A (en) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | Game machine |
| JP2013066804A (en) * | 2013-01-25 | 2013-04-18 | Sophia Co Ltd | Game machine |
| JP2016026038A (en) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | Game machine |
| JP2016026037A (en) * | 2015-11-02 | 2016-02-12 | 株式会社ソフイア | Game machine |
| JP2016039967A (en) * | 2015-11-05 | 2016-03-24 | 株式会社ソフイア | Game machine |
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| Publication number | Publication date |
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