JPS61242114A - 可変しきい値回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） 本発明はしきい値論理関数を実現する回路に関する。

【従来の技術〕

しきい値論理関数とは、２値系列化された情報と重み情
報の内積を求め、その値がしきい値以上であれば論理１
、そうでなければ論理０であるとする関数である。この
しきい値論理関数は、その重み情報としきい値を適当に
選定すれば与えられた入力に対するプール演算の全ての
組合せを実現できるものである。ところで従来しきい値
論理関数は電流駆動型内積回路を用いた電子回路によっ
て実現化されている。例えば「しきい論理」（昭和５１
年、産業図書、著者室賀三部　他２名）の１１、　　ペ
ージに示されている。

第７図はその略示ブロック図であって、２値系列化され
た情報Ｘ＋　＊　Ｘ２＋　Ｘ３＋・・・は入力内積回路
６１に入力され、その入力内積回路６１は入力情報ｘ、
。

Ｘｚ　、　Ｘｓ　、・・・と、それらに対応する重み情
報８１ｈａ２＋ａ３１　”・との内積を演算する。その
演算結果はしきい回路６２に入力され、そのしきい回路
６２はその演算結果と一定のしきい値とを比較し、その
大小によって論理ｌ又は０を出力する。ところでその重
み情報ａ１＋　ａｇｅ　ａｌ、　”・としきい値は固定
定数化されている。そのため一種類のしきい値と重み情
報を用いたしきい値論理関数回路によっては一種類のプ
ール演算しか実現し得ない。ここにプール演算とは単数
もしくは複数のプール関数からなるものとする。

（発明が解決しようとする問題点］ このように、従来のしきい値論理関数の電子回路におい
ては、一種類のしきい値論理関数の回路によっては一種
類のプール演算しか実現しえないから、多種類のプール
演算を実現するには各演算毎の多種類のしきい値論理関
数の回路を用意しなくてはならず情報処理において柔軟
性に欠ける欠点があった。

〔問題点を解決するための手段〕

第１発明では従来のしきい値論理関数回路の上記のよう
な情報処理における柔軟性のなさを解決するために、固
定されたしきい値を可変な２値系列化値とし、第２発明
においては、更に２値系列化された入力情報Ｘ１　＋　
ｘ２　＊　Ｘｌ　ｅ　”’の重み情報ａｌｅａｌ　Ｉ　
ａｌ　＠・・・をも任意に変更しうろこととしたところ
に特色がある。

尚、それらの本発明の可変しきい値回路に利用（ｂｔｕ
　ｂｔｕ　”’　＋　ｂｊ　＃　”・ｌ　ｂｍ）とする
と１次式で表示される。

ここで１及び０はそれぞれ論理１及び論理０を意味する
。Ｘｉ及びＹｊは論理値でゐり、ａｉ及びｂｊは実数で
ある。Ｎ−ａ　＋　Ｙ−ｂはそれぞれ。

ン・ａ腸　ぞＸｌ−ａｌ　　　　　　　　　　　　・・
・（２）璽８１ Ｙ−ｈ−ΣＹｊ−ｂ　ｊ　　　　　　　　　　　−（：
１１ｊ雪ｌ である。

第１式で定義した可変しきい値論理演算を実行する回路
は第１．６図に示すように、入力内積回路８としきい値
内積回路ｌと比較回路４とを備えている。β１．β２は
比較操作のタイミングを制御するためのものである。Ｆ
は可変しきい値論理関数の補間数を示す。

（作用〕 第１発明に係る可変しきい値回路は、第１図に示すよう
に、入力内積回路ａが２値系列化された情報Ｘ＋　、　
Ｘｚ　、　Ｘｉ　、　＝・を入力し、それらとそれらに
対応する重み情報ａｌ＋　ａ２＋　ａ３＋　”・との内
積を演算しその値に直線的に対応する値の信号を比較回
路４へ入力する。他方、しきい値内積回路１が２値系列
化された可変のしきい値ｙ１１　Ｙ２　＋　β３１・・
・を入力し、それらとそれらに対応する重み情報ｂｔ　
ｌ　ｂ２゜ｂ３．・・・との内積を演算しその値に直線
的に対応する値の信号を比較回路４へ入力する。比較回
路４は、それらの信号の大小を比較しその結果を論理ｌ
又は０として出力する。更に、第２発明として第５図に
示すように記憶回路アレイ２を入力内積回路８の入力側
署ζ設けｔこときは、入力情報Ｘｌ　＋　ｘ、　＊Ｘ３
．−・・はその記憶回路アレイ２の作用により重み情報
を含んだ２値系列値Ｚｌｓ　Ｚ２＋　ＺＪ＋　＋＋＋に
変換される。この２値系列値Ｚｌ　＋　ｚ２　＋　ｚ３
　＋・・・は入力内積回路８へ入力される。従ってこの
記憶回路アレイ２の状態を適宜変更することによって入
力内積回路８０重み情報ａｍ　Ｉ　ａ２　＊　１３　＋
　’・・が実質上等価的に変更されたことになる。

以と述べｔ：ように、２値系列しきい値が変更可能であ
り、また入力情報ＸＩ＋　Ｘｉ、　Ｘａ、　＝・に対応
する情報も実質的に変更可能であるので、第１．５図に
示される発明に係る可変しきい値回路は種々のプール演
算を実現することが出来る。

〔実施例〕

第２図に示す電子回路は、第１図Ｃζ示す第１発“明の
可変しきい値回路の実施例である。

すなわち、入力内積回路８は、電源ＶＤＤ側に配設され
た互いに並列接続されたｎ＋１個のプルアップ用ＭＯ５
トランジスタ（以下、プル大アップという。）　？　、
　？　、　・・・、１１と、接地側に配設された互いに
並列接続されたｎ＋１個のプルダウン用Ｍｏｓトランジ
スタ（以下、プルダウンという。）　９　、９゜・　、
１８ｉ備えている。そのプルアップ？　、　７　、　・
。

１１からなる並列回路は前記プルダウン９，９．−。

１８からなる並列回路と直列接続されている。

また、しきい値内積回路ｌは、電源ＶＤＤ側に配設され
た互いに並列接続されたｍ＋１個のプルアップ８　、８
　、　”−，１２と、接地側に配設された互いｌζ並列
接続されたｍ＋１個のプルダウン１０，１０．・・・。

１４とを備えている。そのプルアップ８．８．・・・。

１２からなる並列回路は、前記プルダウン１０　、１０
　。

・・、１４からなる並列回路と直列接続されている。

上記夫々の直列接続の各接続点から出力線５゜６が取り
出されている。

この各内積回路１．ａの内積演算の原理を第２図の入力
内積回路８を例Ｅことって説明する。２値系列化情報χ
の各要素がバッファ回路１７．１？・・・に入力され、
入力波形が整形された後、プルダウン９．９．・・・の
ゲート９Ｇ、９Ｇ、−・・に与えられ、同時にインバー
タ回路１５，１５．”・を通して反転された論理信号が
プルアップ？　、　？　、　・・・のゲート７Ｇ　、　
？Ｇ。

・・・に夫々与えられる。論理ｌＣＤＸ１が、即ち高い
電位がバッファ回路１７１ζ与えられた場合、プルダウ
ン９のソース・ドレイン間が導通状態となり、プルアッ
プ７はインバータ回路１６の働きによりソース・ドレイ
ン間が遮断状態となる。また、論理ＯのＸｉが、即ち低
い電位がバッファ回路１７に与えられた場合には逆に、
プルダウン９はソース・ドレイン間が遮断状態となり、
またプルアップ７はインバータ１路１５の働きによりソ
ース・ドレイン間が導通状態となる。

出力線５と接地間のコンダクタンスβｄは導通状態Ｉζ
あるプルダウン９　、９、−・・のコンダクタンスの和
に等しく、それは夫々のプルダウン９のコンダクタンス
βｄｉの値と、どの入力端子に論理ｌが与えられるかＣ
ζよって決まる。また電１Ｍ　ｖＤＤと出力線５０間の
コンダクタンスβＵも導通状態ｃこあるプルアップ７１
７．・・・のコンダクタンスの和に等しく、それは夫々
のプルアップ７のコンダクタンスβｕｉの値と、どの入
力端子に論理Ｏが与えられるかによって決まる。

定常状態における出力線電位Ｖｘはオームの法則を用い
て βｕｉ′Ｘｉ　　である。説明を簡単にするために、β
ｄ１μｕ（ｎ−ｑＪ となり、出力電圧Ｖｘはｙの要素の中に存在す°る論理
１の数ｑに反比例して直線的に変化する。従ってβ：ｉ
／βｇ＋ｓｌという条件のもと、で入力内積回路１はＤ
／Ａ変換回路として作用する。例えば同一入力端子Ｘ目
と対応するプルアップ７とプルダウン９のコンダクタン
ス比を１に保ち、データβｄｉをβ２ｘａｌと又βｕｆ
をｐｕ　Ｘ　ａ　４とすれば、それぞれの入力端子に対
応するプルダウン９　、９　、−・・又はプルアップ？
　、　？　、　・・・間のコンダンスの相対比ＩＥ　ａ
ｌ　、　ａ２・・・。

ａｉ、”・ａｎで表示され、従って第５式はとなり、出
力電位Ｖｘは内積ａ−Ｘの直線的関数としところで、　
ＭＯＳ　トランジスタのコンダクタンスは、設計時にチ
ャネル幅Ｗとチャネル長しの比（Ｗ／Ｌ　）　　を定め
ることによって与えられるため。

各トランジスタのコンダクタンスの相対比はＷ／Ｌの相
対比として与えられる。従って１重み情報はＩＣのフォ
トマスク・パターンを設計する際に各プルアップ及びプ
ルダウンのＷ／Ｌの相対比として与えられる。

このようにして出力線電位Ｖｘは内積Ｘ−ａに直線的に
対応することになる。ただし、プルアップ１１とプルダ
ウン１８のゲートには共に、バッファ１７を介して高い
電位が与えられており、この２つのトランジスタは、出
力線電位ＶＸを比較回路４を構成しているトランジスタ
のしきい値電圧よりも常に高い電位に保つように作用す
る。

６の電位ｖＹとして出力される。

前記比較回路４は、前記入力内積回路８の出力ＶＸと前
記しきい値内積回路１の出力ｖＹを入力するが、第２図
に示された実施例ではリセット可能なセンスアンプ４１
　、４２　、４８　、４４を備えている。ｐ、端子にゲ
ートが接続されたトランジスタ４５　、４６は。

出力ＶＸ　、　Ｖｙ　’ｅ　）　５　ンシＸ　９４１　
、４２　、４８　、４４　カラ構成されるセンスアンプ
に読み込むためのものである。島端子を論理ｌとすると
トランジスタ４５　、４６が導通し、前記出力ｖＸ　＊
　ｖＹがセンスアンプへ入力され、島端子を論理１とし
た後で自端子を論理０とすることによってＶＸとＶｙの
大小関係が判断される。ＶＸがｖｙと等しいかあるいは
より大きい場合舒ζはＦとして論理１が出力されＶとし
て論理０が出力される。またＶＸがｖＹより小さい場合
にはＦとして論理０が出力され、ｔとして論理ｌが出力
される。更Ｃζ馬端子を論理Ｏとしてから自端子を論理
ｌとするまでのインターバルにセンスアンプはリセット
され、出力Ｆ、Ｆ’共に論理Ｏとなる。

第２因に示す電子回路は、２電源ｖＤＤ　、　ＶＧＧ方
式のＮまたはＰＭＯ５回路であるが入力内積回路としき
い値内積回路を０Ｍ０５回路としてもよい。

０Ｍ０５回路を用いた入力内積回路８を実施例第８図に
示す。この回路はプルアップ１９　、１９・・・はＰＭ
ＯＳトランジスタであり、プルダウン２０，２０．−・
・はＮＭＯＳ　）ランジスタであり、またバッファ回路
１７に与えられた入力Ｘｉがインバータ回路を介さずに
プルアップ１９のゲート１９Ｇへ与えられる点を除けば
、第２図に示した入力内積回路８と同じ原理で動作する
。また比較回路は一般的なＣＭＯＳセンスアンプ回路を
用いれば良いためＮＭＯＳ　、　ＰＭＯ５。

ＣＭＯ８の全てのＭＯ５回路への対応が可能である。

なお、本発明の可変しきい値回路に要するトランジスタ
の数Ｎは、第８図の実施例のＣＭＯＳ回路の場合に、入
力情報の端子数をｎ、Ｌきい値入力の端子数をｍとする
と Ｎ　＝　２ｎ　＋　２ｍ＋　８　　　　　　　　　−−
−（１）であられされる。

これに対して１種類のプール論理素子を０Ｍ０５回路で
構成するためには、入力端子数の２倍の数のトランジス
タが必要であり、入力端子数とトランジスタ数の関係で
見れば一種類の論理素子でさえ本発明にかかる可変しき
い値回路と向程度のトランジスタの数を要することにな
る。従って、′可変しきい値回路によって実現される種
々の論理関数と同等の機能を有する回路をプール論理素
子で構成するとすると、入力１ビット当り約１００個の
トランジスタを必要とし、実用的なビット幅で回路を構
成するためには数十個のトランジスタを要する。

従って第１又は第２の本発明にかかる可変しきい値回路
に必要なトランジスタの個数はプール論理素子を用いた
場合のトランジスタの数に比べて極めて少なくてすむこ
とがわかる。

本発明に係る可変しきい値回路を簡単に表示するため、
第４図に示すように記号表現する。第４図（ωは具体的
な記号表示で、各入力端子ｉこ対応する重み関数の要素
を表示したものである。第４図（ｂ）は象徴的に表示し
たもので１重み関数の記号のみを表示し、その要素は表
示しない。両方の記号の直方形又は円の内側を図のよう
に２つの領域Ｉこ区切り、出力Ｆは入力情報に、出力Ｆ
はしきい値入力に対応する領域から引出すようにそれぞ
れの端子を表示する。

次に＠６図に示す回路は、入力情報の重み重機ａを実質
上変更可能とした第２発明の実施例である。

即ち、その原理は入力情報Ｙ−（Ｘ、、　Ｘ、、　・・
・。

ることを利用することである。これは と表現できる。

この変換行列要素人ｉｊは、第４図においては論理１又
は論理０をとる１ビツトの記憶回路に相当し、０印の部
分に対応する。この記憶回路は、ＸｊとＺｉの接続を制
御している。すなわちＡｉｊｍｌの場合にＺｉｓｗＸｊ
となり、Ａｉｊ■Ｏの場合はＺｉとＸｊは無関係である
。１が２値系列であるため１行列Ａｍｎの１つの列上に
論理１が複数存在することは許されるが、１つの行には
論理１が複数存在することが許されない。従って論理ｌ
を多くもつ列に入力するＸｊはそれだけ重みが大きく、
少ない列の場合にはそれだけ重みが小さい。言い換えれ
ば。

入力情報Ｘの要素Ｘｊに対する重みは第１列のＡｌｊ。

Ａ２ｊ　、・・・、Ａｍｊの中にいくつ論理ｌが存在す
るか路８Ｃζおいて演算されるから、総合的にみると記
憶回路アレイ２の論理０．１状態を変更することによっ
て、あたかも入力情報Ｘに対する重み情報が変更された
ことになる。

第６図は前記変換行列Ａｉｊの具体的回路であるが、Ａ
ｉｊが論理１であると、Ｘｊとして論理１が入力された
場合、トランジスタ２１　、２２が導通し８点の電位が
０となりインバータ２Ｂの働きによりその逆の論理１が
Ｚｉとして出力される。即らＺｉ＝Ｘｊとなる。

第２図、第６図に示すように、論理ＬＳＩ　、　ＶＬＳ
Ｉ技術の主流であるＭＯ５回路によって構成されｔ二実
施例は、　ＮＭＯ５、ＣＭＯ５等丁べてのＭＯ５回路方
式に適応できるという効果を有する。

〔発明の効果〕

第１発明に係る可変しきい値回路は、しきい値を可変の
２値系列として与えているので％１１ｉ々のブール演算
を柔軟に実現できるという優れた効果を有する。又、第
２発明として更に入力情報に対する重み情報の変更をも
可能としたので、更により多種類のブール演算を柔軟に
実現できる長所がある。このように、第１及び第２発明
はともに、一種類の回路で多種類のブール演算が可能で
あるので、結果的に従来技術に比較してより少数のトラ
ンジスタからなる回路によって神経細胞と同程度の論理
機能を実現できる。従って本発明はパターン認識や推論
機械等の人工知能の諸分野への応用に適している。

更に、入力内積回路及びしきい短円積回路は夫々の内積
値に直線的に対応する信号を各出力するので、より容易
且つ正確に比較回路は比較できる。

【図面の簡単な説明】

図面はいずれも本発明に係る可変しきい値回路の実施例
を説明するｒこめのものであって、第１図は本発明可変
しきい値回路のブロック図、第２図は同可変しきい値回
路の電子回路図、第８図はＣＭＯ５回路によって構成し
た入力内積回路の電子回路図、第４図（ａＪ　、　（―
は夫々同可変しきい値回路記憶回路を中心とする電子回
路図、第７図は従来のしきい値論理回路のブロック図で
ある。 １−・・しきい億円積回路、２・・・記憶回路アレイ、
８・・・入力内積回路、４・・・比較回路４八゛理入　
　弁理士（６２９２）　　東島隆治第３ｇ ＤＯ 第６図 Ｘｉ 第７図

Claims (4)

【特許請求の範囲】
1. （１）２値系列化された情報が入力され、それらの情報
   とそれらの情報に対応する重み情報との内積を演算しそ
   の値に直線的に対応する値の信号を出力する入力内積回
   路と、２値系列化された可変のしきい値が入力され、そ
   れらの値とそれらの値に対応する重み情報との内積を演
   算しその値に直線的に対応する値の信号を出力するしき
   い値内積回路と、前記入力内積回路及びしきい値内積回
   路から夫々の出力信号が入力され、２つの信号の大小を
   比較し、その結果を論理１又は０として出力する比較回
   路とを備えたことを特徴とする可変しきい値回路。
2. （２）前記入力内積回路、しきい値内積回路及び比較回
   路はＭＯＳ型トランジスタを用いたものであることを特
   徴とする特許請求の範囲第１項記載の可変しきい値回路
   。
3. （３）２値系列化された情報を入力し、それを前記情報
   とは別の変更可能な重み情報を含んだ２値系列化された
   情報に変換する記憶回路アレイと、その記憶回路アレイ
   の２値系列値出力が入力されそれらの値とそれらの値に
   対応する重み情報との内積を演算しその値に直線的に対
   応する値の信号を出力する入力内積回路と、２値系列化
   された可変のしきい値が入力され、それらの値とそれら
   の値に対応する重み情報との内積を演算しその値に直線
   的に対応する値の信号を出力するしきい値内積回路と、
   前記入力内積回路及びしきい値内積回路から夫々の出力
   信号が入力され２つの信号値の大小を比較し、その結果
   を論理１又は０として出力する比較回路とを備えたこと
   を特徴とする可変しきい値回路。
4. （４）前記記憶回路アレイ、入力内積回路、しきい値内
   積回路及び比較回路はＭＯＳ型トランジスタを用いたも
   のであることを特徴とする特許請求の範囲第８項記載の
   可変しきい値回路。