JPS6123205A - プロセス制御装置 - Google Patents
プロセス制御装置Info
- Publication number
- JPS6123205A JPS6123205A JP14531584A JP14531584A JPS6123205A JP S6123205 A JPS6123205 A JP S6123205A JP 14531584 A JP14531584 A JP 14531584A JP 14531584 A JP14531584 A JP 14531584A JP S6123205 A JPS6123205 A JP S6123205A
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- JP
- Japan
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- output
- analog
- circuit
- cpu
- cpus
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はプロセスからの入力を、多重系を構成する複
数の中央演算処理ユニット（以下ＣＰＵと略す）で演算
処理し、その出力によってプロセス制御を行うプロセス
制御装置、特にそのアナログ出力切換回路に関するもの
である。
数の中央演算処理ユニット（以下ＣＰＵと略す）で演算
処理し、その出力によってプロセス制御を行うプロセス
制御装置、特にそのアナログ出力切換回路に関するもの
である。
第１図は従来のプロセス制御装置の一例を示すブロック
結線図である。図において（１）はプロセス、（２）は
このプロセス（１）を制御するためのプロセス制御装置
、（３） 、 （４）は各々プロセス（１）からのアナ
ログ入力信号をディジタル信号に変換するアナログ入力
回路、（５） 、、（６）は各々アナログ入力回路（３
） 、 （４）からのディジタル信号を演算処理するｃ
ｐＵ 、 （７） 、 （８）はこれらのＣＰＵからの
ディジタル信号をアナログ信号に変換するアナログ出力
回路、（９）は各ＣＰＵ （５） 。
結線図である。図において（１）はプロセス、（２）は
このプロセス（１）を制御するためのプロセス制御装置
、（３） 、 （４）は各々プロセス（１）からのアナ
ログ入力信号をディジタル信号に変換するアナログ入力
回路、（５） 、、（６）は各々アナログ入力回路（３
） 、 （４）からのディジタル信号を演算処理するｃ
ｐＵ 、 （７） 、 （８）はこれらのＣＰＵからの
ディジタル信号をアナログ信号に変換するアナログ出力
回路、（９）は各ＣＰＵ （５） 。
（６）からの故障検出信号を処理しスイッチα０に入力
するロジック回路、αＧはこのロジック回路からの信号
によシアナログ出力回路（７） 、 （８）の出力を選
択的に切換えるスイッチ、α力はこのスイッチから出力
されるアナログｉ号をプロセス装置（１）の制御信号と
して出力するドライバ回路である。
するロジック回路、αＧはこのロジック回路からの信号
によシアナログ出力回路（７） 、 （８）の出力を選
択的に切換えるスイッチ、α力はこのスイッチから出力
されるアナログｉ号をプロセス装置（１）の制御信号と
して出力するドライバ回路である。
従来のプロセス制御装置（２）は上記のように構成され
、アナログ入力回路（３１、ＣＰＵｆ５１、アナログ出
力回路（７）の系列と、アナログ入力回路（４）、ＣＰ
Ｕ（６）、アナログ出力回路（８）の系列との２重系列
になっている。
、アナログ入力回路（３１、ＣＰＵｆ５１、アナログ出
力回路（７）の系列と、アナログ入力回路（４）、ＣＰ
Ｕ（６）、アナログ出力回路（８）の系列との２重系列
になっている。
アナログ入力回路（３）に入力したプロセス（１）から
の制御入力信号はディジタル信号としてＣＰＵ （５１
Ｋ送られ、ＣＰＵ（５）で制御演算され、その演算結果
はアナログ出力回路（７）からアナログ信号としてスイ
ッチαＯに送られる。同時にアナログ入力回路（４）、
ＣＰＵ （６）でも同様な演算が行なわれ、その演算結
果はアナログ出力回路（８）からスイッチＯＱに送られ
る。
の制御入力信号はディジタル信号としてＣＰＵ （５１
Ｋ送られ、ＣＰＵ（５）で制御演算され、その演算結果
はアナログ出力回路（７）からアナログ信号としてスイ
ッチαＯに送られる。同時にアナログ入力回路（４）、
ＣＰＵ （６）でも同様な演算が行なわれ、その演算結
果はアナログ出力回路（８）からスイッチＯＱに送られ
る。
この様に２つの系列は全く同じ演算を行っているためＣ
ＰＵ （５） 、 （６）が両方とも正常である限シそ
の演算結果は全く等しい。
ＰＵ （５） 、 （６）が両方とも正常である限シそ
の演算結果は全く等しい。
ＣＰＵ （５） 、 （６）は各々常例自己診断を行い
、診断結果に異常が検出されれば故障信号をＯＮにする
。
、診断結果に異常が検出されれば故障信号をＯＮにする
。
ロジック回路（９）は上記の故障信号を得て、いづれの
ＣＰＵ （５１、（６）からの出力信号をプロセス装置
（１１に出力するかを判断し、その結果をスイッチＱＯ
に出力する。スイッチ００はロジック回路（９）の出力
信号に従ってアナログ出力回路（７） 、 （８）の出
力を選択し出力する。
ＣＰＵ （５１、（６）からの出力信号をプロセス装置
（１１に出力するかを判断し、その結果をスイッチＱＯ
に出力する。スイッチ００はロジック回路（９）の出力
信号に従ってアナログ出力回路（７） 、 （８）の出
力を選択し出力する。
例えばロジック回路（９）はＣＰＵ （５１、（６）系
が両方とも正常であればスイッチ＋１０ Ｋ対して現状
維持を指令する。またＣＰＵ （５）系列の故障信号が
ＯＮになればＣＰＵ （６）系列を、ＣＰＵ （６）系
列の故障信号がＱＮＫなればＣＰＵ （５重系列を選択
するようにスイッチ０１に指示する。万−ｃｐｔｒ （
５１、（６＋が両系列とも故障した場合には、スイッチ
Ｏｖを双方の系列から切離し、プロセス装［ｆｌｌに現
状維持をさせるような操作を行う。
が両方とも正常であればスイッチ＋１０ Ｋ対して現状
維持を指令する。またＣＰＵ （５）系列の故障信号が
ＯＮになればＣＰＵ （６）系列を、ＣＰＵ （６）系
列の故障信号がＱＮＫなればＣＰＵ （５重系列を選択
するようにスイッチ０１に指示する。万−ｃｐｔｒ （
５１、（６＋が両系列とも故障した場合には、スイッチ
Ｏｖを双方の系列から切離し、プロセス装［ｆｌｌに現
状維持をさせるような操作を行う。
従って第１図のようなプロセス制御装置（２）ではＣＰ
Ｕ （５） ｊ （６）のいづれかの系列が正常であれ
ばプロセス装置は）の制御を行えるため装置全体の信頼
性を高くすることができる。
Ｕ （５） ｊ （６）のいづれかの系列が正常であれ
ばプロセス装置は）の制御を行えるため装置全体の信頼
性を高くすることができる。
しかるに従来のプロセス制御装置（２）は“上記のよう
（構成されているのでＣＰＵ （５１、（６）の切換の
ためロジック回路（９）、スイッチ００が必要となシ、
装置が複雑になるなどの欠点があった。
（構成されているのでＣＰＵ （５１、（６）の切換の
ためロジック回路（９）、スイッチ００が必要となシ、
装置が複雑になるなどの欠点があった。
この発明は上記のような従来装置の欠点を除去するため
になされたもので、アナログ出力回路にＣＰＵが故障の
場合にはその出力信号線をハイインピーダンス状態にす
る回路を付加することにより簡単な構造により信頼性の
良いプロセス制御装置を得ることを目的としている。
になされたもので、アナログ出力回路にＣＰＵが故障の
場合にはその出力信号線をハイインピーダンス状態にす
る回路を付加することにより簡単な構造により信頼性の
良いプロセス制御装置を得ることを目的としている。
第２図はこの発明の一実施例を示ナブロック結線図であ
シ、（１）〜（６）、α力は上記第１図の同一符号と同
−又は相当部分を示すものである。
シ、（１）〜（６）、α力は上記第１図の同一符号と同
−又は相当部分を示すものである。
（イ）、Ｑ］）はそれぞれこの発明にかわるアナログ出
力回路である。
力回路である。
上記のように構成されたプロセス制御１Ｗｔ（２）は、
プロセス（１）からの制御入力はアナログ入力回路（３
）、ＣＰＵ （５１、アナログ出力回路−の系列とアナ
ログ入力回路（４） 、ｃｒｔｙ （６） 、アナログ
出力回路α力の系列との２重系列で演算処理し、いずれ
かの出力をドライバ回路α℃よ多制御出力としてプロセ
ス装置（１）を制御することは第１図の装置と同等であ
る。
プロセス（１）からの制御入力はアナログ入力回路（３
）、ＣＰＵ （５１、アナログ出力回路−の系列とアナ
ログ入力回路（４） 、ｃｒｔｙ （６） 、アナログ
出力回路α力の系列との２重系列で演算処理し、いずれ
かの出力をドライバ回路α℃よ多制御出力としてプロセ
ス装置（１）を制御することは第１図の装置と同等であ
る。
ＣＰＵ （５）及びＣＰＵ （６）の故障検出信号はそ
れぞれアナログ出力回路−，Ｑ→に接続されている。
れぞれアナログ出力回路−，Ｑ→に接続されている。
第３図はこの発明のアナログ出力回路の一実施例を示す
ブロック結線図である。図において（２）はＣＰＵ （
５）からのＣＰＵ系故障信萼、翰はこのＣＰＵ系故障信
号によりリレー（ハ）を作動させるためのＮＯＴ回路、
（ハ）はＣＰＵ （５１からのディジタル出力信号、（
２）はこのディジタル出力信号をアナログ出力信号に変
換するためのＤＡ変換器、（イ）は上記リレー（財）の
接点、に）はアナログ出力信号線である。
ブロック結線図である。図において（２）はＣＰＵ （
５）からのＣＰＵ系故障信萼、翰はこのＣＰＵ系故障信
号によりリレー（ハ）を作動させるためのＮＯＴ回路、
（ハ）はＣＰＵ （５１からのディジタル出力信号、（
２）はこのディジタル出力信号をアナログ出力信号に変
換するためのＤＡ変換器、（イ）は上記リレー（財）の
接点、に）はアナログ出力信号線である。
上記のように構成されたアナログ出力回路においては、
ＣＰＵ（５）が正常な場合にはＣＰＵ系故障信号（イ）
はＯＦＦの状態で・あるのでリレー（ハ）はＯＮと々シ
、ＣＰＵ （５）からのディジタル出力信号に）はＤＡ
変換器（２）でアナログ信号に変換され接点（ハ）を通
ってアナログ出力信号線（ハ）からドライバー回路αη
に送られる。
ＣＰＵ（５）が正常な場合にはＣＰＵ系故障信号（イ）
はＯＦＦの状態で・あるのでリレー（ハ）はＯＮと々シ
、ＣＰＵ （５）からのディジタル出力信号に）はＤＡ
変換器（２）でアナログ信号に変換され接点（ハ）を通
ってアナログ出力信号線（ハ）からドライバー回路αη
に送られる。
常に自己診断処理を行っているＣＰＵ ｆ５）は異常が
検出°されるとＣＰＵ系故障信号（２）をＯＮにする。
検出°されるとＣＰＵ系故障信号（２）をＯＮにする。
従ってリレー（ハ）はＯＦＦとなシ、接点に）は断とな
るためアナログ出力信号線−はハイインピーダンス状態
となる。
るためアナログ出力信号線−はハイインピーダンス状態
となる。
上記はアナログ出力回路（イ）について説明したが、ア
ナログ出力回路（ハ）についても同様の回路構成・回路
動作であることは云うまでもない。
ナログ出力回路（ハ）についても同様の回路構成・回路
動作であることは云うまでもない。
従ってドライバ回路αηの制御出力状態は下記のように
なる。
なる。
ｉ ） ＣＰＵ （５）系、ＣＰＵ （６）系がとも
に正常であるときＣＰＵ （５）系、ＣＰＵ （６）系
はともに正常であシ、その演算結果は全く等しいため、
両系め演算結果がそのまま出力される。すなわち、同一
電圧が２つ並列に接続される結果となシ上記同−電圧が
出力される。
に正常であるときＣＰＵ （５）系、ＣＰＵ （６）系
はともに正常であシ、その演算結果は全く等しいため、
両系め演算結果がそのまま出力される。すなわち、同一
電圧が２つ並列に接続される結果となシ上記同−電圧が
出力される。
ｉｉ ） ＣＰＵ （５）系のみ異常であるときアナ
ログ出力装置翰のＭ力がハイインピーダンス状態となる
ため、ＣＰＵ（６）の演算結果がそのまま出力される。
ログ出力装置翰のＭ力がハイインピーダンス状態となる
ため、ＣＰＵ（６）の演算結果がそのまま出力される。
ｉｉｉ ） ｃｐｕ （６）系のみ異常であるときア
ナログ出力回路Ｑ１）の出力がハイインピーダンス状態
となるためＣＰＵ （５）の演算結果がそのまま出力さ
れる。
ナログ出力回路Ｑ１）の出力がハイインピーダンス状態
となるためＣＰＵ （５）の演算結果がそのまま出力さ
れる。
ｉｖ） ｃｐＴＪ （５）系、ＣＰＵ （６）系がと
もに異常であるときアナログ出力装置ｗ 、 ａｌ）が
ともにハイインピーダンス状態になるためドライバ回路
ｄη内のコンデンサ成分等によシドライバ回路αηの出
力信号値が現状維持される。
もに異常であるときアナログ出力装置ｗ 、 ａｌ）が
ともにハイインピーダンス状態になるためドライバ回路
ｄη内のコンデンサ成分等によシドライバ回路αηの出
力信号値が現状維持される。
この発明は以上説明したとおシ、アナログ出力装置にＣ
ＰＵが異常であるときには出力信号線をハイインピーダ
ンス状態にする機能を付加し、多重系列のＣＰＵの切換
えを複合のみで行うように構成したので装置が安価にで
き信頼性の高い装置が得られるという効果がある。
ＰＵが異常であるときには出力信号線をハイインピーダ
ンス状態にする機能を付加し、多重系列のＣＰＵの切換
えを複合のみで行うように構成したので装置が安価にで
き信頼性の高い装置が得られるという効果がある。
第１図は従来のプロセス制御装置の一例を示すブロック
結線図、第２図はこの発明の一実施例を示すブロック結
線図、第３図はこの発明のアナログ出力回路の一実施例
を示すブロック結線図である。 図において（１１はプロセス装置、（２）はプロセス制
御装置、（３） 、 （４）はアナログ大刀装置、（５
） 、 （６＞は中央演算処理ユニット、α℃はドライ
バ回路、ｗ、ａｌ）はアナログ出力回路である。 なお各図中同一符号は同−又は相当部分を示すものとす
る。
結線図、第２図はこの発明の一実施例を示すブロック結
線図、第３図はこの発明のアナログ出力回路の一実施例
を示すブロック結線図である。 図において（１１はプロセス装置、（２）はプロセス制
御装置、（３） 、 （４）はアナログ大刀装置、（５
） 、 （６＞は中央演算処理ユニット、α℃はドライ
バ回路、ｗ、ａｌ）はアナログ出力回路である。 なお各図中同一符号は同−又は相当部分を示すものとす
る。
Claims (1)
- プロセスからの入力を多重系を構成する複数の中央演算
処理ユニットに並列に入力して別々に演算処理し各中央
演算処理ユニットからの処理結果のアナログ信号値の中
から１つのアナログ信号値を選択して上記プロセスへの
制御出力として出力するプロセス制御装置において、上
記複数の中央演算処理ユニットの各々が自己診断を行い
その結果が正常な場合には各中央演算処理ユニットのデ
ィジタル信号出力をＤＡ変換したアナログ信号値を出力
信号線から出力し、異常な場合には各中央演算処理ユニ
ットのディジタル信号出力をＤＡ変換したアナログ信号
値を出力しないように出力信号線をハイインピーダンス
状態にする複数のアナログ出力回路と、この複数のアナ
ログ出力回路の出力を並列接続した信号を増幅すをドラ
イバ回路とを備えたことを特徴とするプロセス制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14531584A JPS6123205A (ja) | 1984-07-11 | 1984-07-11 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14531584A JPS6123205A (ja) | 1984-07-11 | 1984-07-11 | プロセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123205A true JPS6123205A (ja) | 1986-01-31 |
Family
ID=15382314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14531584A Pending JPS6123205A (ja) | 1984-07-11 | 1984-07-11 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123205A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011107807A (ja) * | 2009-11-13 | 2011-06-02 | Hitachi Ltd | プロセス制御装置 |
-
1984
- 1984-07-11 JP JP14531584A patent/JPS6123205A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011107807A (ja) * | 2009-11-13 | 2011-06-02 | Hitachi Ltd | プロセス制御装置 |
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