JPS61228723A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPS61228723A JPS61228723A JP60070221A JP7022185A JPS61228723A JP S61228723 A JPS61228723 A JP S61228723A JP 60070221 A JP60070221 A JP 60070221A JP 7022185 A JP7022185 A JP 7022185A JP S61228723 A JPS61228723 A JP S61228723A
- Authority
- JP
- Japan
- Prior art keywords
- input
- collector
- emitter
- output
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はイノバータまたはナンド回路の半導体゛ 集積
論理回路に関するもので、特にＴＴＬ回Ｍの構成に適す
るものである。
論理回路に関するもので、特にＴＴＬ回Ｍの構成に適す
るものである。
（従、米の技術）
一般にＴＴＬ回路の論理動作はナツト回路東基本とする
もので、多大カニミッタを備えたペース接地トランジス
タ回路で構成されるアンド回路と、このアンド回路の出
力を反転せしめるインバータ回路とから構成される。と
ころで、このインバータ回路の駆動部はアンド出力をベ
ース入力とするエミッタ接地のトランジスタ回路で構成
され、そのコレクタ負荷には、通常、抵抗が用いられる
。
もので、多大カニミッタを備えたペース接地トランジス
タ回路で構成されるアンド回路と、このアンド回路の出
力を反転せしめるインバータ回路とから構成される。と
ころで、このインバータ回路の駆動部はアンド出力をベ
ース入力とするエミッタ接地のトランジスタ回路で構成
され、そのコレクタ負荷には、通常、抵抗が用いられる
。
（発明が解決しようとする問題点）
従って、アンド回路の入力の全てが’Ｈ”（ハイ）とな
り、エミッタ接地のトランジスタが導通してコレクタ・
エミッタ間に”Ｌ”（ロー）レベルが出力されている状
態では、このトランジスタ回路にはコレクタ抵抗ｔ−通
じ電流が常時流れ込むこととな諷メで、消費電力が大き
い□。また、駆動能力の面から考えると、このコレクタ
抵抗は当然小さい方が望ましいが、アンド回路を含めた
回路全体を流れる電流はこのコレクタ抵抗とアンド回路
のベース抵抗との並列抵抗値で規定されるので、同じよ
うに消費電力を急増せしめる。
り、エミッタ接地のトランジスタが導通してコレクタ・
エミッタ間に”Ｌ”（ロー）レベルが出力されている状
態では、このトランジスタ回路にはコレクタ抵抗ｔ−通
じ電流が常時流れ込むこととな諷メで、消費電力が大き
い□。また、駆動能力の面から考えると、このコレクタ
抵抗は当然小さい方が望ましいが、アンド回路を含めた
回路全体を流れる電流はこのコレクタ抵抗とアンド回路
のベース抵抗との並列抵抗値で規定されるので、同じよ
うに消費電力を急増せしめる。
（発明が解決しようとする問題点）
すなわち、従来のインバータ回路の駆動部は、電力を大
音に消費する回路構成にあるのみならず、駆動能力の向
上と共にその消費電力を更に増大せしめる欠点を有する
。よって、消費電力が小さく且つ駆動能力の大きいイン
バータの駆動部を備えた半導体集積論理回路が要求され
ている。
音に消費する回路構成にあるのみならず、駆動能力の向
上と共にその消費電力を更に増大せしめる欠点を有する
。よって、消費電力が小さく且つ駆動能力の大きいイン
バータの駆動部を備えた半導体集積論理回路が要求され
ている。
（問題点を解決するための手段）
本発明の半導体集積論理回路は、抵抗を介しベースを電
源に接続しエミッタを入力電極とする入力トランジスタ
と、前記入力トランジスタのコレクタ出力をベース入力
とし、前記入力トランジスタのエミッタ入力でゲート制
御されるＰチャネル形電界効果トランジスタを、コレク
タ負荷として前記電源間に挿入するエミッタ接地の出力
トランジスタとを含む。
源に接続しエミッタを入力電極とする入力トランジスタ
と、前記入力トランジスタのコレクタ出力をベース入力
とし、前記入力トランジスタのエミッタ入力でゲート制
御されるＰチャネル形電界効果トランジスタを、コレク
タ負荷として前記電源間に挿入するエミッタ接地の出力
トランジスタとを含む。
すなわち、本発明によれば、インバータ回路の駆動部を
構成するエミッタ接□地トランジスタのコレクタ・電源
間に挿入される負荷は、従来の抵抗に代えて入力でゲー
ト制御されるＰチャネル形電界効果トランジスタが用い
られる。
構成するエミッタ接□地トランジスタのコレクタ・電源
間に挿入される負荷は、従来の抵抗に代えて入力でゲー
ト制御されるＰチャネル形電界効果トランジスタが用い
られる。
（作用）
この電界効果トランジスタは、ドレインおよびソースを
それぞれコレクタおよび電源に接続して挿入され、その
ゲートは入力レベルの”Ｈ”（）・イ）またはＬ°″（
ロー）でそれぞれ制御される。
それぞれコレクタおよび電源に接続して挿入され、その
ゲートは入力レベルの”Ｈ”（）・イ）またはＬ°″（
ロー）でそれぞれ制御される。
従って、入力レベルが’Ｌ” （ロー）のとき、この電
界効果トランジスタは導通するがインピーダンスは小さ
く、大きな駆動能力を持つようになる。しかし流す電流
自身は小さいので消費電力は小さい。また、入力レベル
が”Ｈ″′（／１イ）のと１！は非導通となり、流れる
電流は入力トランジスタのベース抵抗で規定されるもの
のみとなる。従って、従来回路に比し駆動能力を低下せ
しめることなく、消費電力を低減せしめ得る。以下本発
明を図面を参照して詳細に説明する。
界効果トランジスタは導通するがインピーダンスは小さ
く、大きな駆動能力を持つようになる。しかし流す電流
自身は小さいので消費電力は小さい。また、入力レベル
が”Ｈ″′（／１イ）のと１！は非導通となり、流れる
電流は入力トランジスタのベース抵抗で規定されるもの
のみとなる。従って、従来回路に比し駆動能力を低下せ
しめることなく、消費電力を低減せしめ得る。以下本発
明を図面を参照して詳細に説明する。
（実施例）
第１図は本発明の一実施例を示す接続回路図である。本
実施例では、抵抗Ｒｘｔ”介しベースを電源ＶＣＣに接
続しエミッタを入力Ａ１の入力電極とする入力トランジ
スタＱｓと、この入力トランジスタＱ１のコレクタ出力
をベース入力とし、エミッタ入力Ａ１でゲート制御され
るＰチャネル形電界効果トラ／ジスタＭｌ ｅ、コレク
タ負荷として電源７００間に挿入する工ずツタ接地回路
の出力トランジスタＱ２とを含む。
実施例では、抵抗Ｒｘｔ”介しベースを電源ＶＣＣに接
続しエミッタを入力Ａ１の入力電極とする入力トランジ
スタＱｓと、この入力トランジスタＱ１のコレクタ出力
をベース入力とし、エミッタ入力Ａ１でゲート制御され
るＰチャネル形電界効果トラ／ジスタＭｌ ｅ、コレク
タ負荷として電源７００間に挿入する工ずツタ接地回路
の出力トランジスタＱ２とを含む。
入力ＡＩが″′Ｌ°°レベルのとき電流Ｔ１は抵抗Ｒ１
）に流れ、エミッタを介し地気に流れ去る。従って、出
力トランジスタＱ２は非導通状態にあるので、そのコレ
クタ・エミνり間の出力ＢはＨ”となる。すなわち、イ
ンバータ回路として動作する。このときＰチャネル形電
界効果トランジスタＭｌは導通状態となりインピーダン
スが小さくなるので、駆動能力はきわめて大きい。しか
し、この電界効果トランジスタを介して流れる電流Ｉ。
）に流れ、エミッタを介し地気に流れ去る。従って、出
力トランジスタＱ２は非導通状態にあるので、そのコレ
クタ・エミνり間の出力ＢはＨ”となる。すなわち、イ
ンバータ回路として動作する。このときＰチャネル形電
界効果トランジスタＭｌは導通状態となりインピーダン
スが小さくなるので、駆動能力はきわめて大きい。しか
し、この電界効果トランジスタを介して流れる電流Ｉ。
は小さいので消費電力は低減される。また、入力レベル
が”Ｈ″レベルとき、入力トランジスタＱｌのベース・
コレクタ間が順方向となり電流Ｔ１が出力トランジスタ
Ｑｉを導通せしめるので、出力Ｂは′Ｌ″となる。すな
わち、インバータ回路として同様に動作する。このとき
Ｐチャネル形電界効果トランジスタＭ１は非導通状態に
あり電流Ｉ！は殆んど流れず、電流Ｔ１のみとなるので
消費電力は著しく低減される。しかも、駆動能力は従来
回路に匹敵する大きさであり全く低下することがない。
が”Ｈ″レベルとき、入力トランジスタＱｌのベース・
コレクタ間が順方向となり電流Ｔ１が出力トランジスタ
Ｑｉを導通せしめるので、出力Ｂは′Ｌ″となる。すな
わち、インバータ回路として同様に動作する。このとき
Ｐチャネル形電界効果トランジスタＭ１は非導通状態に
あり電流Ｉ！は殆んど流れず、電流Ｔ１のみとなるので
消費電力は著しく低減される。しかも、駆動能力は従来
回路に匹敵する大きさであり全く低下することがない。
第２図は本発明６他の実施例を示す接続回路図である。
本実施例では、第１図における入力トランジスタＱ１の
エミッタが２人力に構成され、それぞれの工ずツタ入力
ＡｌおよびＡ２でゲート制御される２つのＰチャネル形
電界効果トランジスタＭ１およびＭ ！ ｔ” ｓ コ
レクタ負荷としてコレクタ・電源間に並列挿入した出力
トランジスタＱ２とを含む。
エミッタが２人力に構成され、それぞれの工ずツタ入力
ＡｌおよびＡ２でゲート制御される２つのＰチャネル形
電界効果トランジスタＭ１およびＭ ！ ｔ” ｓ コ
レクタ負荷としてコレクタ・電源間に並列挿入した出力
トランジスタＱ２とを含む。
この実施例回路の抵抗Ｒ１および入力トランジスタＱ１
ｔ−含む回路は、２つの入力Ａ１およびＡ２のアンド回
路として働き、Ｐチャネル形電界効来トラ／ジスタＭ１
およびＭ２と出力トランジスタＱ２とを含む回路は、イ
ンバータとして働く。従って、この実施例回路はす／ド
（ロ）路として動作し、出力Ｂには２人力Ａ、およびＡ
２のナノＦ論理出力が出る。
ｔ−含む回路は、２つの入力Ａ１およびＡ２のアンド回
路として働き、Ｐチャネル形電界効来トラ／ジスタＭ１
およびＭ２と出力トランジスタＱ２とを含む回路は、イ
ンバータとして働く。従って、この実施例回路はす／ド
（ロ）路として動作し、出力Ｂには２人力Ａ、およびＡ
２のナノＦ論理出力が出る。
すなわち、２つの入力Ａ１およびＡ２が共に６Ｈ″ルベ
ルのときのみ出力Ｂは″′Ｌ″レベルとなり、何れか一
つが”Ｌ″レベルあれば出力ＢはＨ”レベルとなる。こ
のとき、Ｐチャネル形電界効果トランジスタＭ１および
Ｍｓは、第１図の場合と全く同一に機能し、低消費電力
且つ高駆動能力のナンド回路を構成する。
ルのときのみ出力Ｂは″′Ｌ″レベルとなり、何れか一
つが”Ｌ″レベルあれば出力ＢはＨ”レベルとなる。こ
のとき、Ｐチャネル形電界効果トランジスタＭ１および
Ｍｓは、第１図の場合と全く同一に機能し、低消費電力
且つ高駆動能力のナンド回路を構成する。
（発明の効果）
以上詳細に説明したように、本発明によれば低消費電力
１つ高駆動能力のインバータ駆動部が容易に構成し得る
。
１つ高駆動能力のインバータ駆動部が容易に構成し得る
。
ｍ１図は本発明の一実施例を示す接続回路図、第２図は
本発明の他の実施例を示す接続回路図である。 Ｑｌ・・・・・・入力トランジスタ、Ｑｓ・・・・・・
出力トランジスタ１．Ｖｃｃ・・・・・・電源、Ｒｘ
・・・・・・ベース抵抗、Ｍ １ ＊ Ｍ 富・・・・
・・Ｐチャネル形電界効果トランジスタｓ Ａ１ ＋
Ａ２・・・・・・エンνり入力、Ｂ・・・・・・出力。
本発明の他の実施例を示す接続回路図である。 Ｑｌ・・・・・・入力トランジスタ、Ｑｓ・・・・・・
出力トランジスタ１．Ｖｃｃ・・・・・・電源、Ｒｘ
・・・・・・ベース抵抗、Ｍ １ ＊ Ｍ 富・・・・
・・Ｐチャネル形電界効果トランジスタｓ Ａ１ ＋
Ａ２・・・・・・エンνり入力、Ｂ・・・・・・出力。
Claims (2)
- （１）抵抗を介しベースを電源に接続しエミッタを入力
電極とする入力トランジスタと、前記入力トランジスタ
のコレクタ出力をベース入力とし、前記入力トランジス
タのエミッタ入力でゲート制御されるＰチャネル形電界
効果トランジスタを、コレクタ負荷として前記電源間に
挿入するエミッタ接地の出力トランジスタとを含むこと
を特徴とする半導体集積論理回路。 - （２）前記入力トランジスタのエミッタが多入力電極に
構成され、それぞれのエミッタ入力でゲート制御される
複数個のＰチャネル形電界効果トランジスタが、前記出
力トランジスタのコレクタ負荷として前記電源間に並列
挿入されることを特徴とする特許請求の範囲第（１）項
記載の半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070221A JPS61228723A (ja) | 1985-04-03 | 1985-04-03 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070221A JPS61228723A (ja) | 1985-04-03 | 1985-04-03 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228723A true JPS61228723A (ja) | 1986-10-11 |
Family
ID=13425272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070221A Pending JPS61228723A (ja) | 1985-04-03 | 1985-04-03 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237214A (en) * | 1990-08-18 | 1993-08-17 | Hitachi, Ltd. | High speed logic circuit and semiconductor integrated circuit device including variable impedance to provide reduced power consumption |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143287A (ja) * | 1983-01-31 | 1984-08-16 | アンプ インコーポレーテッド | シールドケーブル用プラグコネクター |
-
1985
- 1985-04-03 JP JP60070221A patent/JPS61228723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143287A (ja) * | 1983-01-31 | 1984-08-16 | アンプ インコーポレーテッド | シールドケーブル用プラグコネクター |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237214A (en) * | 1990-08-18 | 1993-08-17 | Hitachi, Ltd. | High speed logic circuit and semiconductor integrated circuit device including variable impedance to provide reduced power consumption |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3541353A (en) | Mosfet digital gate | |
| US3995172A (en) | Enhancement-and depletion-type field effect transistors connected in parallel | |
| JP2733796B2 (ja) | スイッチ回路 | |
| KR900003070B1 (ko) | 논리회로 | |
| JPH01815A (ja) | Ｂｉｆｅｔ論理回路 | |
| US2850647A (en) | "exclusive or" logical circuits | |
| RU2693306C1 (ru) | Триггерный логический элемент И-НЕ на полевых транзисторах | |
| US11329649B2 (en) | Port controller device | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JPH0421371B2 (ja) | ||
| US5134323A (en) | Three terminal noninverting transistor switch | |
| JPS6077520A (ja) | ドライバ回路の制御回路 | |
| JPH02100419A (ja) | Ｅｃｌ回路 | |
| JPS61228723A (ja) | 半導体集積論理回路 | |
| US3952212A (en) | Driver circuit | |
| US3417262A (en) | Phantom or circuit for inverters having active load devices | |
| JPH0457241B2 (ja) | ||
| US20030076144A1 (en) | Schmitt trigger circuit consuming low power | |
| US5648925A (en) | Optimized operand formatting same | |
| EP3972126A1 (en) | Bidirectional switch for power control in a daisy chain | |
| US3223855A (en) | Switching circuit | |
| JPH07131329A (ja) | 出力バッファ | |
| JPH02268516A (ja) | 半導体装置 | |
| JPS633513A (ja) | 論理回路 | |
| CN116366039A (zh) | 一种用于高压功率芯片端口控制的迟滞电路 |