JPS6122781A - Ｆ／ｖサ−ボ速度制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、複写機やファクシミリ等における照明スキ
ャナの駆動制御、あるいは給紙ローラーの駆動制御等の
各種速度制御系で使用するのに好適な、Ｆ／Ｖ　（周波
数−電圧変換）サーボ速度制御回路に係り、特に、簡単
な構成の安価な手段によって、Ｆ／Ｖサーボ速度制御系
の被制御体の駆動立ち上り時に゛発生する機械的な振動
や制御不安定を防止し、確実な駆動制御を可能にしたＦ
／Ｖサーボ速度制御回路に関する。

従来技術 従来から、例えば、複写機やファクシミリ等の照明スキ
ャナの駆動制御、あるいは給紙ローラーの駆動制御等に
おいては、Ｆ／Ｖ　（周波数−電圧変換）サーボ速度制
御系が多く使用されている。

このようなＦ／Ｖサーボ速度制御系では、被制御体の駆
動立ち上り制御を行わない場合、駆動立ち上り時には、
目標値との偏差が大きいため、過大なパワーが被制御体
に加えられることになる。

そのため、被制御体に機械的な振動が生じたり、あるい
は制御動作の不安定の原因になる、等の問題があった。

第３図は、従来から用いられている一般的なＦ／Ｖサー
ボ速度制御系の一例を示すブロック図である。図面にお
いて、１は速度基準信号発生器、２は加算器、３は積分
器、４は増幅器、５はモータＭである被制御体、６は速
度検出器、７は周波数−電圧（Ｆ／Ｖ）変換器を示し、
また、ａ　−ｆはそれぞれ入出力信号で、ａは速度基準
信号、ｂは加算器２から発生される加算出力、Ｃは積分
器３から発生される積分出力、ｄは増幅器４から被制御
体５のモータＭへ供給される（　ａ　−ｆ　）に比例し
た制御信号、ｅは速度検出器６から発生される周波数検
出信号、ｆは周波数−電圧変換器７から発生される帰還
信号を示す。

第４図（１）と（２）は、従来のＦ／Ｖサーボ速度制御
回路における駆動立ち上り、立ち下り制御の動作を説明
するためのタイムチャートで、図（１）は速度基準信号
ａ、図（２）は被制御体５の速度Ｖを示す。図面の■５
は速度基準電圧、ｖＯは被制御体５であるモータの目標
速度、ＴＲはその立ち上り期間、ＴＦは立ち下り期間を
示す。

第３図の速度制御系において、速度基準信号発生器１か
ら速度基準信号ａが発生されると、加算器２において、
（ａ−ｆ）の演算が行われる。なお、モータのスタート
時点では、ｆ＝Ｏである。

この加算器２から発生される加算出力すは、その出力側
に接続された積分器３、増幅器４を通して、（ａ−ｆ）
に比例した制御信号ｄが、被制御体５に加えられる。

そのため、被制御体５は回転を開始し、この被制御体５
と同期し、その回転に応じてクロックを発生する速度検
出器６の出力周波数ｅは、Ｆ／Ｖ変換器７によって電圧
に変換され、帰還信号ｆとして加算器２へ加えられる。

このような閉ループにおいて、［ａ　−ｆ　＝　Ｏ：］
となることにより、被制御体５の速度Ｖは、目標速度Ｖ
。で安定する。

次に、駆動立ち上り、立ち下り制御について説明する。

まず、従来のＦ／Ｖサーボ速度制御回路において、駆動
立ち上り、立ち下り制御が行われない場合について述べ
ると、速度基準信号ａは、第４図（１）に示すように、
ステップ状波形となる。

そのため、被制御体５の速度Ｖは、その立ち上り期間Ｔ
Ｒ１立ち下り期間ＴＦにおいてダンピングが発生し易く
、被制御体５にも機械的振動が起き易い。

このような不都合を解決するために、従来からＦ／Ｖサ
ーボ速度制御系においては、駆動立ち上り時に駆動制御
が行われている。

従来の駆動立ち上り制御方式としては、例えば、Ｐ　Ｌ
　Ｉ−（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）サー
ボ速度制御系において、その位相比較器の基準信号入力
周波数を暫次可変する方式や、ディジタルサーボ速度制
御系において、その偏差カウンタの基準信号入力周波数
を暫次可変する方式等が知られている。

しかし、これらの駆動立ち上り制御方式では、いずれも
、その回路構成が複雑であり、コストアップは免かれな
い、という不都合があった。

目　　　　　的 そこで、この発明のＦ／Ｖサーボ速度制御回路では、従
来の駆動立ち上り制御方式におけるこのような不都合を
解決し、簡単な構成の安価な手段によって、Ｆ／Ｖサー
ボ速度制御系の駆動立ち上り時における機械的な振動や
制御不安定を防止し、確実な制御動作が行えるようにす
ることを目的とする。

構　　　成 そのために、この発明のＦ／Ｖサーボ速度制御回路にお
いては、その速度基準信号発生器に、少なくともコンデ
ンサと抵抗器とからなる充電回路を設け、被制御体の駆
動立ち上り時に、速度基準信号発生器に設けられた充電
回路から、充電波形のような速度基準信号を発生させる
ようにしている。

次に、この発明のＦ／Ｖサーボ速度制御回路について、
図面を参照しながら、その一実施例を詳細に説明する。

第１図（１）と（２）は、この発明のＦ／Ｖサーボ速度
制御回路に使用される速度基準信号発生器１と増幅器４
の一実施例を示すブロック図で、図（１）は速度基準信
号発生器１、図（２）は増幅器４を示す。図面における
符号は第３図と同様であり、また、ＺＤはツェナーダイ
オード、ＱｌとＱ２はトランジスタ、ＳＷｌとＳＷ２は
アナログスイッチ、Ｃ１と０２はコンデンサ、Ｒ，−Ｒ
７は抵抗器を示し、■８は速度基準電圧ＶＳの分割電圧
、Ｖｃは定電圧、　十ＶＤと−■Ｄはトランジスタ駆動
電圧、ｖｓは速度基準電圧、ｇとｈは図示されていない
主制御回路から与えられる制御信号を示す。

この第１図（１）と（２）では、先の第３図の速度基準
信号発生器】と増幅器４とを詳細に示しており、その他
の構成は、第３図と同様である。

次の第２図（１）と（２）は、この発明のＦ／Ｖサーボ
速度制御回路による駆動立ち上り、立ち下り制御の動作
を説明するためのタイムチャートで、図（１）は速度基
準信号ａ、図（２）は被制御体の速度Ｖを示す。図面の
符号は第４図および第１図と同様であり、Ｔ１は立ち下
り期間、αは速度信号の立ち上り部、βは速度信号の立
ち下り部である。

この第２図（１）と（２）は１次の第４図（１）と（２
）に対応するもので、後に詳しく説明するように、両者
を比較すれば、この発明のＦ／Ｖサーボ速度制御回路に
よる駆動立ち上り、立ち下り制御の特徴が一層明瞭にな
る。

次に、この発明のＦ／Ｖサーボ速度制御回路おける、駆
動立ち上り、立ち下り制御について説明する。

まず、被制御体５が停止状態にある場合、制御信号ｇは
ｒ　Ｌ　Ｈ″レベルアナログスイッチＳＷＩがオン）、
制御信号りがｒｒ　Ｈｒｒレベル（アナログスイッチＳ
Ｗ２がオフ）の状態にされている。

この状態では、速度基準信号ａは、速度基準電圧ＶＳが
抵抗器Ｒ２とＲ３によって分割された分割値ＶＢで与え
られている。

ここで、被制御体５の回転動作を開始させるためには、
一方の制御信号ｇをＮ　Ｈ１ルベル（アナログスイッチ
ＳＷＩがオフ）、他方の制御信号りをＮ　Ｌ　Ｈレベル
（アナログスイッチＳＷ２がオン）の状態にすればよい
。

アナログスイッチＳＷＩをオフにすると、速度基準信号
ａは、第２図（１）のαのように変化する。

この線αを式で表わせば、 −」− ２Ｒ２ ａ（ｔ）＝（Ｖｓ　　ＶＢ）（１−ｅ　　　　）＋ＶＢ
・・・・・・（１） この式（１）からも明らかなように、被制御体５の速度
Ｖも、滑らかに上昇する。

その後、速度基準信号ａは、第２図（１）に示すように
、速度基準電圧■ｓに達する。したがって、被制御体５
は速度Ｖ。で安定する。

次に、被制御体５を停止させる場合には、制御信号ｇを
ｒｒ　Ｌ　ｎレベル（アナログスイッチＳＷＩがオン）
にする。

アナログスイッチＳＷＩがオンになると、速度基準信号
ａは、第２図（２）のβのように変化する。

この線βを式で表わせば、 ｍ−と− ・・・・・・（２） のように降下する。

したがって、被制御体５の速度Ｖも、滑らかに減少する
。

そして、第２図（１）に示すように、速度基準信号ａが
、速度基準電圧ＶＳの分割電圧Ｖａに達した時点から時
間Ｔｌ後に、制御信号りをＩＩ　ＨＩＩレベル（アナロ
グスイッチＳＷ２がオフ）にして、被制御体５への制御
信号ｄを遮断することにより、被制御体５を完全に停止
させる。

この発明のＦ／Ｖサーボ速度制御回路では、このような
簡単な回路構成により、簡易な駆動立ち上り、立ち下り
制御を行うことが可能となる。

以上に詳細に説明したとおり、この発明のＦ／Ｖサーボ
速度制御回路では、少なくとも、速度基準信号発生器と
、加算器と、周波数−電圧変換器とを有するＦ／Ｖサー
ボ速度制御回路において、速度基準信号発生器にコンデ
ンサと抵抗器とからなる充電回路を設け、被制御体の駆
動立ち上り時に、速度基準信号発生器に設けられた充電
回路によって、充電波形のような速度基準信号を発生さ
せるようにしている。

藝−一層 したがって、この発明のＦ／Ｖサーボ速度制御回路によ
れば、Ｆ／Ｖサーボ速度制御系の被制御体の駆動立ち上
り時に発生する機械的な振動や制御不安定が確実に防止
され、精密な駆動制御が可能になる。

しかも、そのために必要な回路構成は、極めて簡単であ
るから、コスト面でも有利である、等の優れた効果が得
られる。

【図面の簡単な説明】

第１図（１）と（２）はこの発明のＦ／Ｖサーボ速度制
御回路に使用される速度基準信号発生器１と増幅器４の
一実施例を示すブロック図、第２図（１）と（２）はこ
の発明のＦ／Ｖサーボ速度制御回路による駆動立ち上り
、立ち下り制御の動作を説明するためのタイムチャート
、第３図は従来から用いられている一般的なＦ／Ｖサー
ボ速度制御系の一例を示すブロック図、第４図（１）と
（２）は従来のＦ／■サーボ速度制御回路における駆動
立ち上り、立ち下り制御の動作を説明するためのタイム
チャートである。 図面において、１は速度基準信号発生器、２は加算器、
３は積分器、４は増幅器、５は被制御体、６は速度検出
器、７は周波数−電圧変換器を示す。 特許出願人　株式会社　リ　　コ　　−同代理人弁理士
　宮川俊崇

Claims (1)

【特許請求の範囲】
1. 少なくとも、速度基準信号発生器と、加算器と、周波数
   −電圧変換器とを有するＦ／Ｖサーボ速度制御回路にお
   いて、前記速度基準信号発生器にコンデンサと抵抗器と
   からなる充電回路を設け、被制御体の駆動立ち上り時に
   、前記充電回路によって速度基準信号を発生させること
   を特徴とするＦ／Ｖサーボ速度制御回路。