JPS61224037A - Arithmetic system using multiple-bit input of arithmetic element - Google Patents
Arithmetic system using multiple-bit input of arithmetic elementInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
多ビット入力演算素子を用い、それよりも少いビット数
を持った複数入力に対する演算を可能にした演算方式に
関する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to an arithmetic method that uses a multi-bit input arithmetic element and enables arithmetic operations on multiple inputs having a smaller number of bits.
本発明は、多ビット入力演算素子を用いた演算方式に関
する。The present invention relates to an arithmetic method using multi-bit input arithmetic elements.
ｎビットからなる２つの入力を演算する場合、例えば２
つの入力の加算を行う場合には、ｎビットに対するフル
・アダー（Ｆｕｌｌ Ａｄｄｅｒ）を用いて両人力の
和出力を求めることができるが、演算入力のビット数が
多くなると、それに対応してフル・アダーのビーノド数
も多くなって来る。When calculating two inputs consisting of n bits, for example, 2
When performing addition of two inputs, a full adder for n bits can be used to obtain the sum output of both operators, but as the number of bits in the calculation input increases, the corresponding full adder The number of adders is also increasing.
多ビット入力演算素子が得られなかった初期の段階では
、多ビット入力に対する演算を行う場合は、容易に入手
できる低ビット（例えば４ビット）の演算素子を必要数
だけ用意して所望の演算を行っていた。In the early stages when multi-bit input arithmetic elements were not available, when performing arithmetic operations on multi-bit inputs, it was necessary to prepare the necessary number of easily available low-bit (for example, 4-bit) arithmetic elements to perform the desired operation. I was going.
然しＬＳＩに関する技術進歩に伴い、多ビット入力に対
する演算素子が実現できる様になり、１個の演算素子を
用いて多ビット人力に対する演算が可能になって来た。However, with the technological progress regarding LSI, it has become possible to realize arithmetic elements for multi-bit input, and it has become possible to perform multi-bit manual calculations using one arithmetic element.
然しなから、この様な１個の多ビット入力演算素子を用
いて演算を行う場合、この演算素子と同程度のビット数
の入力に対する演算を行うときは、多ビット入力演算素
子は有効に利用されるが、演算素子のビット数よりも少
いビット数の入力に対する演算を行うときは、この多ビ
ット入力演算素子は有効に利用されない。However, when performing an operation using one such multi-bit input arithmetic element, the multi-bit input arithmetic element cannot be used effectively when performing an operation on an input with the same number of bits as this arithmetic element. However, when performing an operation on an input with a smaller number of bits than the number of bits of the arithmetic element, this multi-bit input arithmetic element is not effectively used.
例えば、１２ビットの多ビット入力演算素子を用いて演
算を行う場合、１２ビット入力に対する演算を行うとき
は、多ピント入力演算素子は有効に利用されるが、１，
２，３，４．５ビット等の低ビット入力に対する演算を
行うときは、上位ビットが全く使用されないので、多ビ
ット入力演算素子が有効に利用されないことになる。For example, when performing an operation using a 12-bit multi-bit input arithmetic element, when performing an operation on a 12-bit input, the multi-focus input arithmetic element is effectively used;
When performing an operation on a low-bit input such as 2, 3, or 4.5 bits, the upper bits are not used at all, so the multi-bit input arithmetic element is not effectively utilized.
多ビット入力演算素子を用いた演算方式においては、前
述の様に、この演算素子と同じか又は同程度のビット数
の入力に対する演算を行う場合には多ビット入力演算素
子が有効に利用されるが、そのビット数よりも少いビッ
ト数の入力に対する演算を行う場合には有効に利用され
ないという問題があった。In an arithmetic method using a multi-bit input arithmetic element, as described above, the multi-bit input arithmetic element is effectively used when performing an arithmetic operation on an input having the same or similar number of bits as this arithmetic element. However, there is a problem in that it is not used effectively when performing an operation on an input with a smaller number of bits than the number of bits.
従来の多ビット入力演算素子を用いた演算方式における
前述の問題点を解決し、前記目的を達成する為に本発明
の講じた手段を、第１図により説明する。The means taken by the present invention to solve the above-mentioned problems in the conventional arithmetic system using multi-bit input arithmetic elements and achieve the above object will be explained with reference to FIG.
第１図において、ＬＢＣＤは多ビット人力演算素子で、
最大Ｎビットからなる多ビット人力Ａ及びＢを演算して
、その演算出力Ｃを出力する。In Figure 1, LBCD is a multi-bit human operation element,
Multi-bit human input A and B consisting of a maximum of N bits are calculated, and the calculation output C is output.
Ａ０〜ＡＮ〜１は多ビット人力Ａの入力端子で、Ａｏが
最下位ビット、ＡＭ−１が最上位ビットに対する入力端
子である。A0 to AN to 1 are input terminals for the multi-bit input A, where Ao is the input terminal for the least significant bit and AM-1 is the input terminal for the most significant bit.
Ｂ ｏ −Ｂ Ｎ−１は多ビット入力Ｂの入力端子で、
Ｂｏが最下位ビット、ＢＮ−１が最上位ビットに対する
入力端子である。B o -B N-1 is the input terminal of multi-bit input B,
Bo is the input terminal for the least significant bit, and BN-1 is the input terminal for the most significant bit.
Ｃ０〜ＣＭは演算出力Ｃの出力端子で、Ｃ０が最下位ビ
ット、ＣＭが最上位ビットに対する出力端子である。C0 to CM are output terminals for the calculation output C, where C0 is the output terminal for the least significant bit and CM is the output terminal for the most significant bit.
また、最大ｔビットの２人力の演算出力には最大（ｔ＋
１）ピントであるので、最大Ｎビットの人力Ａ及びＢに
対する演算出力Ｃは、最大（Ｎ＋１）ビットである。In addition, for the calculation output of two people with a maximum of t bits, the maximum (t +
1) Since it is a focus, the calculation output C for a maximum of N bits of human power A and B is a maximum of (N+1) bits.
（ａｏ 、ｂｃ＋ ） ＊ （ａｔ ｔ ｂ＋
） ｔ・・・−・”ｔ（ａｍ−１ｔ ｂ、−、）は
、相互に独立して演算されるｍ組の少ビット入力対であ
る。(ao, bc+) * (at t b+
) t...-"t(am-1t b,-,) are m small-bit input pairs that are operated independently of each other.
任意の入力対（ａ五 、ｂ、）における最大ビット数が
Ｐｉであるとすると、ｍ、Ｐｉ （、＝Ｏ〜ｍ−１）は
、Ｎに対して次の条件式が成立する様に選定される。Assuming that the maximum number of bits in any input pair (a5, b,) is Pi, m, Pi (, = O ~ m-1) are selected such that the following conditional expression holds true for N. be done.
この（１）式は、次の様に変形される。This equation (1) is transformed as follows.
この条件式を満足するｍ組の少ビット入力対（ａｏ
ｙ ｂｏ ） ＋ （ａｔ ＋ ｔ）＋ ）
ｓ ””””’。m small-bit input pairs (ao
y bo ) + (at + t)+ )
s ””””’.
（ａｍ−２ｇ ｂｍ−２） ｇ （ａｉ、−１＋
ｂｍ−１）は、例えば上式で等号が成立する場合は、第
１図に示す様にＡ、Ｂの入力端子に加えられる。(am-2g bm-2) g (ai, -1+
bm-1) is applied to the input terminals A and B as shown in FIG. 1, for example, when the equality sign holds in the above equation.
ａｏは入力端子Ａ０〜Ａｔ’ｏに、ａ、は入力端子Ａ（
ＰＯ＋１）〜Ａ （Ｐ（１十Ｐ＋ ＋２）に、・・・・
＋＋ −＋−、３、−２は入力端子Ａ （Ｎ Ｐ−＋
Ｐｍ−ｘｓ ） 〜Ａ （Ｎ ｐＨ−１１）に、
ａｍ−１は入力端子Ａ（ＮＰｉ−１）〜Ａ（Ｎ−１）に
、それぞれ入力される。ao is input terminal A0 to At'o, a is input terminal A (
PO+1) ~ A (P(10P+ +2),...
++ -+-, 3, -2 are input terminals A (N P-+
Pm-xs) ~A (N pH-11),
am-1 is input to input terminals A(NPi-1) to A(N-1), respectively.
ｂｏは入力端子Ｂ０〜ＢＦ）ｏに、ｂ、は入力端子Ｂ（
Ｐｏ＋１）〜Ｂ （ＰＧ 十Ｐｌ ＋２）に、・・・・
・・・・・ｖｂｔ＊−２は入力端子Ｂ （Ｎ ＰＩｓ
−＋ Ｐｉ、１−ｚ−１）〜Ｂ（Ｎ Ｐｆｆｉ−
＋ １）に、ｂ、Ｓ−＋ は入力端子Ｂ （Ｎ−Ｐ
ＩＮ−１）〜Ｂ（Ｎ−ｔ）に、それぞれ入力される。bo is input terminal B0 to BF) o, b is input terminal B (
Po+1) ~ B (PG 10 Pl +2)...
...vbt*-2 is input terminal B (N PIs
−+ Pi, 1-z-1) ~ B(N Pffi-
+1), b, S-+ are input terminals B (N-P
IN-1) to B(N-t), respectively.
各少ビット入力（ａ、、ｂｉ）は、各少ビット入力の最
下位ビットが、対応する入力端子における最下位ビット
と一致する様に入力される。Each small bit input (a, , bi) is input such that the least significant bit of each small bit input matches the least significant bit at the corresponding input terminal.
ここで注意することは、（ａｎ〜ａつ−２）及び（ｂｏ
〜ｂ−ｚ）は、それぞれ（ＰＧ ＋＋）＊（Ｐｌ ＋
１）？・・・・・・・・・、（Ｐｉ％−２＋１）個の入
力端子に入力されるが、最上位に入るａ□１及びｂｍ−
＋はＦ＋ｍ−＋個の入力端子に入力されている点である
。What should be noted here is (an~atsu-2) and (bo
~b−z) are (PG ++)*(Pl +
1)?・・・・・・・・・It is input to (Pi%-2+1) input terminals, but a□1 and bm- are in the highest order.
+ is a point that is input to F+m-+ input terminals.
この様にすると、出力端子Ｃ０〜ＣＰＯにはａｏとす、
の演算出力Ｓ。が出力され、出力端子Ｃ（ＰＯ＋＋）
〜Ｃ（ＰＧ ＋Ｐｌ ＋２）にはａｌとす、の演算出力
Ｓ１が出力され、・・・・・・・・・、出力端子Ｃ（Ｎ
Ｐａ−＋ ＰＩＩ−ｚ １）〜Ｃ（トＪ Ｐ
Ｉ！ｌ−１−１）にはａｆｆｉ−２とｂ＋ｅ−２の演
算出力８１−２が出力され、出力端子Ｃ（Ｎ−Ｐｉ−１
）〜ＣＮにはａ餉−１とす、−１の演算出力Ｓ、％−１
が出力される。各演算出力Ｓ、において、その出力端子
の最下位ビットが演算出力の最下位ビットである。If you do this, the output terminals C0 to CPO will be ao,
The calculation output S. is output, output terminal C (PO++)
~C(PG +Pl +2) is outputted with the calculation output S1 of al and ......, output terminal C(N
Pa-+ PII-z 1)~C(toJ P
I! The calculation output 81-2 of affi-2 and b+e-2 is output to the output terminal C (N-Pi-1).
) ~ CN is a-1, -1 calculation output S, %-1
is output. In each calculation output S, the least significant bit of its output terminal is the least significant bit of the calculation output.
演算出力ｓｏ ｇ ｓ＋ ｇ・・・・・・・・・、
５ｓ−２、Ｓｍ−１のビット数は（ｐｏ ＋１）９
（ＰＩ ＋１）Ｓ・・・・・・・・・、（Ｐｉ−□＋
１）ｔ （Ｐｉ−１＋１）で、いずれも（ａｏ ｔ
ｂｏ ） ｔ （ａｔ ｔ ’）＋ ） ＊ ・・””
””ｓ（ａｍ−２ｔ ｂ、−２） ｇ （ａｍ−１
ｔ ｂ、−、）の各入力対の各最大ビット数Ｐｉ、Ｐｉ
、・・・・・・・・・Ｐｉ−２、ＰＩｓ−１よりも１ビ
ット大きいので、演算出力８０〜Ｓ、−１は、いずれも
正しい演算結果を示すことになる。Calculation output so g s+ g...
5s-2, the number of bits of Sm-1 is (po +1)9
(PI +1) S・・・・・・・・・, (Pi−□+
1) t (Pi-1+1), both (ao t
bo ) t (at t')+ ) * ・・・””
""s (am-2t b, -2) g (am-1
Each maximum number of bits Pi, Pi of each input pair of t b,−,)
, . . . Pi-2 is 1 bit larger than PIs-1, so the calculation outputs 80 to S, -1 all indicate correct calculation results.
各入力（ａ（、ｂ、）が入力される各入力端子において
、最上位ビット即ち（Ｐｉ＋１）番目のビットには常に
入力が存在しないので、ｒＯＪが入力される。In each input terminal to which each input (a(, b,) is input, there is always no input to the most significant bit, that is, the (Pi+1)th bit, so rOJ is input.
各入力（ａｔｔｂ、）を入力端子Ａ、Ｂに人力する場合
は、（ａｉ 、ｂ、）が同じビット位置に入る様にす
れば良く、その順番は任意である。When inputting each input (attb,) to input terminals A and B manually, it is sufficient that (ai, b,) are placed in the same bit position, and the order is arbitrary.
以上は、前記（１１又は（２）式において等号が成立す
る場合であるが、不等号が成立する場合は、空いたビッ
ト数を（ａｍ−＋ 、 ｂｌｌｌ−１）の上位ピント
部分に空ビット（“０”ビット）として配置するか、任
意の入力対の間に挿入する様にする。後者の場合は、対
応する出力端子にも空ビット（“Ｏ”ビット）を挿入す
ることが必要である。後者の方が、隣接する入力及び演
算出力の分離を確実にすると共に誤動作を防止すること
が出来る。また、空ビットには“１″よりも“０”を入
れた方が、前記効果を確実にすることが出来る。The above is a case where the equality sign holds true in equation (11 or (2)), but if the inequality sign holds, the number of empty bits is added to the upper focused part of (am-+, bll-1). (“0” bit) or inserted between any pair of inputs. In the latter case, it is necessary to insert an empty bit (“O” bit) at the corresponding output terminal as well. Yes, the latter can ensure the separation of adjacent inputs and calculation outputs and prevent malfunctions.Also, it is better to put "0" in the empty bit than "1" to achieve the above effect. can be ensured.
多ビット人力Ａ及びＢに対しては、多ビット人力演算素
子により従来と同じ方式で演算が行われる。For the multi-bit manual inputs A and B, calculations are performed using the multi-bit manual calculation element in the same manner as in the past.
前記（１）（又は（２））弐を満足するｍ組の演算入力
対が入力された場合は、多ビット入力演算素子の入力Ａ
が加わる入力端子に、相互の入力間に少くともｌビット
の間隔を設けて入力ａ。ｔａｌ＋・・・・・・・・・ａ
ｌＮ−１が任意の配列で入力される。When m arithmetic input pairs satisfying the above (1) (or (2)) 2 are input, the input A of the multi-bit input arithmetic element
Input a is applied to the input terminal with an interval of at least l bits between mutual inputs. tal+・・・・・・・・・a
lN-1 is input in an arbitrary arrangement.
同様に多ビット入力演算素子の入力Ｂが加わる入力端子
に、相互の入力間に少くとも１ビットの間隔を設け、且
つ対応する演算人力ａｏｔａｌｓ・・・・・・・・・、
ａカ、と同じ配列で入力する。Similarly, at the input terminal to which input B of the multi-bit input arithmetic element is applied, an interval of at least 1 bit is provided between mutual inputs, and the corresponding arithmetic aotals...
Input in the same arrangement as a.
前記（ｌ）（又は（２））式で等号が成立する場合は、
各入力間に１ビットの間隔が設けられ、不等号が成立す
る場合は１ビット以上の間隔が設けられる。If the equality sign holds in the above formula (l) (or (2)),
An interval of 1 bit is provided between each input, and an interval of 1 bit or more is provided when the inequality sign holds.
各入力（ａ＝ｔｂｉ）は、その最下位ビットが、その入
力端子列における最下位ビットと一致する様に入力され
る。また、その最上位ビットの次のピント即ち（Ｐｉ
＋１）番目のビットには、“０”が入力される。（Ｐｉ
＋１）番目のビットと次の入力の最下位ビットとの間
に空ビットが挿入されたときには、その空ビットにも“
０”を入れる様にした方が良い。Each input (a=tbi) is input such that its least significant bit matches the least significant bit in its input terminal column. Also, the next focus of the most significant bit, that is (Pi
“0” is input to the +1)th bit. (Pi
When an empty bit is inserted between the +1)th bit and the least significant bit of the next input, “
It is better to enter 0".
この様にすると、多ビット入力演算素子の演算出力端子
からは、各入力（ａ４．ｂ、）の入力端子に対応する出
力端子より各入力（ａｔ、ｂｉ）の演算出力が、それぞ
れ別個に独立して出力される。In this way, from the calculation output terminal of the multi-bit input calculation element, the calculation output of each input (at, bi) can be independently and independently transmitted from the output terminal corresponding to the input terminal of each input (a4.b,). is output.
本発明の実施例を、図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第２図は、最大ビット数が１２ビットの多ビット人力Ａ
及びＢに対する演算を行って最大１７ビットの演算出力
を出力する多ビット入力演算素子ＬＢＣＤを用いて、最
大ビット数が８ビット及び４ビットである演算入力対（
ａｏ 、ｂｏ）及び（ａｔ、ｂｌ）に対する演算を行
う場合の一実施例を示したものである。Figure 2 shows a multi-bit manual A with a maximum number of bits of 12 bits.
A multi-bit input arithmetic element LBCD that performs arithmetic operations on and
This figure shows an example in which calculations are performed on ao, bo) and (at, bl).
多ビット人力Ａ及びＢに対する演算は従来と同じである
ので、以下、少ビットの演算入力対（ａ。Since the calculations for the multi-bit manual inputs A and B are the same as before, the following will explain the small-bit calculation input pair (a.
、ｂｏ）及び（ａｌ 、ｂｌ）に対する演算について説
明する。, bo) and (al, bl) will be explained.
Ａ０〜Ａ１５は多ビット人力Ａの各ビットが加えられる
入力端子、Ｂ０〜１３＋ｓは多ビット人力Ｂの各ビット
が加えられる入力端子、ＣＧ”Ｃ１０は演算出力Ｃの各
ビットが出力される出力端子である。A0 to A15 are input terminals to which each bit of multi-bit human power A is added, B0 to 13+s are input terminals to which each bit of multi-bit human power B is added, and CG"C10 is an output terminal to which each bit of calculation output C is output. It is.
この多ビット入力演算素子ＬＢＣＤにより、最大ビット
数が８ビット（Ｐａ ＝８）である少ビット人力ａ０及
びｂｏの演算、並びに最大ビット数が４ビット（Ｐ＋＝
４）である少ビット人力ａ１及びｂｌの演算は、並行且
つ独立に次の様にして行われる。This multi-bit input arithmetic element LBCD allows small-bit manual a0 and bo operations with a maximum bit count of 8 bits (Pa = 8), and a maximum bit count of 4 bits (P+ =
The small-bit manual operations a1 and bl (4) are performed in parallel and independently as follows.
Ｐｏ ”８．Ｐ＋ ＝４．ｍ＝２．Ｎ＝１６であるので
、
となり、１４＜１７であるから、前記の条件式（１）゛
（又は（２））は満足される。Since Po ``8.P+ =4.m=2.N=16, and since 14<17, the above conditional expression (1)'' (or (2)) is satisfied.
この実施例では、空ビットが３個（＝１７−１４）生じ
るので、各入力及び演算出力相互間の分離を確実にし誤
動作を無くする為に、入力端子Ａ９ｔＡ＋４ ｔ Ａ＋
ｓ ｇ Ｂｑ ツＢ、、、Ｂ、Ｓを空ピント端子とし
、これらに“０”を入力する。これらの空ビットに対応
し、出力端子側のＣｑ 、Ｃ１５、Ｃ１６を空ビット
にする。このとき、出力端子Ｃｑ ｇ Ｃｐｓ ５Ｃ
Ｉ６からは、当然“０”が出力される。In this embodiment, three empty bits (=17-14) are generated, so in order to ensure separation between each input and operation output and eliminate malfunction, input terminal A9tA+4tA+
s g Bq Set B, , B, and S as empty focus terminals, and input "0" to them. Corresponding to these empty bits, Cq, C15, and C16 on the output terminal side are made empty bits. At this time, the output terminal Cq g Cps 5C
Naturally, "0" is output from I6.
入力ａ。は、最下位ビットａｏ。を入力端子Ａ０に人力
し、最上位ビットａ０７を入力端子Ａ７に入力する。最
上位ピッ）ａｏ７の次の入力端子Ａ８には“０”が入力
される。これに対応して、入力ｂ０は、最下位ビットｂ
。。を入力端子Ｂ０に入力し、最上位ビットｂｏ、を入
力端子Ｂ７に入力する。最上位ビットｂｏｔの次の入力
端子Ｂ６にはＯ″が入力される。Input a. is the least significant bit ao. is manually input to the input terminal A0, and the most significant bit a07 is input to the input terminal A7. "0" is input to the next input terminal A8 of the topmost pip) ao7. Correspondingly, input b0 has the least significant bit b
. . is input to input terminal B0, and the most significant bit bo is input to input terminal B7. O'' is input to the next input terminal B6 of the most significant bit bot.
入力ａ１は、最下位ビットａ＋。を入力端子ＡＩ（Ｈに
入力し、最上位ビットａ１３を入力端子Ａ Ｉ ３に入
力する。これに対応して、入力ｂ１は、最下位ピッ）ｂ
＋。を入力端子Ｂ、。に入力し、最上位ビットｂ１３を
入力端子８１１に入力する。入力ａ１及びす。Input a1 is the least significant bit a+. is input to input terminal AI (H), and the most significant bit a13 is input to input terminal AI3. Correspondingly, input b1 is input to input terminal AI (H).
+. Input terminal B. and input the most significant bit b13 to the input terminal 811. Input a1 and S.
は最上位に入るので、入力ａｏ、ｂ０の場合の入力端子
Ａｓ 、Ｂｉに対応する入力端子は不要である。is in the highest level, so there is no need for input terminals corresponding to input terminals As and Bi in the case of inputs ao and b0.
この様にして、少ビット入力（ａｏ、ｂｏ）及び（ａｔ
、ｂ＋）が入力されると、多ビット入力演算素子Ｌ
ＢＣＤの出力端子００〜ＣＩｌからは入力ａ０及びｂｏ
に対する演算出力Ｓ０が出力され、出力端子Ｃ０゜〜Ｃ
Ｉ４からは入力ａ、及びｂｌに対する演算出力Ｓ、が出
力される。出力Ｓ０及びＳｌにおいて、Ｓｏ。及びＳｌ
。が最下位ビットであり、ＳＯＩ及びＳ１４が最上位ビ
ットである。In this way, the small bit inputs (ao, bo) and (at
, b+), the multi-bit input arithmetic element L
Inputs a0 and bo from output terminals 00 to CI1 of BCD
The calculation output S0 is outputted to the output terminal C0°~C
A calculation output S for inputs a and bl is output from I4. At the outputs S0 and Sl, So. and Sl
. is the least significant bit and SOI and S14 are the most significant bits.
以上の様にして、少ビット入力（ａｏ 、ｂｏ）及び
（ａ、、ｂ、）の２組に対する演算を並行して且つ独立
に行うことができる。In the manner described above, operations on two sets of small bit inputs (ao, bo) and (a,,b,) can be performed in parallel and independently.
もし、更に２ビットの入力の演算が加わった場合は、空
ビットとなった３ビットを利用して行うことが出来る。If an operation is to be performed on 2 more bits of input, it can be performed using the 3 empty bits.
その場合は、当然３個の空ビント部分が連続する様に再
配置される。なお、本発明が、前記実施例に限定される
ものでないことは、もちろんである。In that case, the three empty bin portions are naturally rearranged so that they are continuous. It goes without saying that the present invention is not limited to the above embodiments.
以上説明した様に、本発明によれば、従来の多ビット入
力演算素子を用いて本来の多ビット入力に対する演算を
行うことが出来ると共に、それよりもビット数の少い少
ビット入力の場合は、複数の少ビット入力に対する演算
を並行して且つ独立に行うことが出来る。従って、多ビ
ット入力の場合も少ビット入力の場合も、多ビット入力
演算素子を有効に利用することが出来る。As explained above, according to the present invention, it is possible to perform operations on original multi-bit inputs using conventional multi-bit input arithmetic elements, and in the case of small-bit inputs with a smaller number of bits, , it is possible to perform operations on multiple small bit inputs in parallel and independently. Therefore, the multi-bit input arithmetic element can be effectively used for both multi-bit input and small-bit input.
第１図は本発明の演算方式の説明図、第２図は本発明の
一実施例の説明図を示す。
第１図において、ＬＢＣＤは多ビット入力演算素子、Ａ
とＢは多ビット入力、ＣはＡとＢの演算出力、Ａ ｏ
”” Ａ Ｎ−＋ は入力Ａの入力端子、Ｂｏ〜ＢＮ−
１は入力Ｂの入力端子、Ｃｏ ”” Ｃ，４は演算出力
Ｃの出力端子、ａＯ〜ａ ｍ−１及びｔ）Ｏ””ｔ）、
％−１は少ビット入力、８０〜５ｆｆｉ−１は、ａｏと
ｂｏ 。
ａｌとｂＩ 、・・・・・・・・・ｓａ、−１とｂｌ−
１の演算出力をそれぞれ示す。FIG. 1 is an explanatory diagram of the calculation method of the present invention, and FIG. 2 is an explanatory diagram of an embodiment of the present invention. In FIG. 1, LBCD is a multi-bit input arithmetic element, A
and B are multi-bit inputs, C is the calculation output of A and B, A o
"" A N-+ is the input terminal of input A, Bo ~ BN-
1 is the input terminal of input B, Co "" C, 4 is the output terminal of calculation output C, aO~a m-1 and t)O""t),
%-1 is a small bit input, 80 to 5ffi-1 is ao and bo. al and bI, ......sa, -1 and bl-
The calculation output of 1 is shown respectively.
Claims (1)
る演算を行って最大（Ｎ＋１）ビットの演算出力Ｃを出
力する多ビット入力演算素子を用いた演算方式において
、 （ａ）相互に独立して演算されるｍ組の入力対（ａ＿０
、ａ＿１）、（ａ＿１、ｂ＿１）、………、（ａ＿ｍ＿
−＿１、ｂ＿ｍ＿−＿１）が、入力対（ａ＿ｉ、ｂ＿ｉ
）についての最大ビット数をＰ＿ｉとするとき、 Σ＾ｍ＾−＾１＿ｉ＿＝＿０（Ｐ＿ｉ＋１）≦Ｎ＋１な
る関係を満足する入力対であり、 （ｂ）多ビット入力演算素子の入力Ａが加わる入力端子
に、相互の入力間に少くとも１ビットの間隔を設けて入
力ａ＿０、ａ＿１、………、ａ＿ｍ＿−＿１を任意の配
列で入力し、 （ｃ）多ビット入力演算素子の入力Ｂが加わる入力端子
に、相互の入力間に少くとも１ビットの間隔を設け、且
つ対応する演算入力ａ＿０、ａ＿１、……、ａ＿ｍ＿−
＿１と同じ配列で入力し、（ｄ）各入力（ａ＿ｉ、ｂ＿
ｉ）は、その最下位ビットがその入力端子列における最
下位ビットと一致する様に入力され、その最上位ビット
の次のビット即ち（Ｐ＿ｉ＋１）番目のビットには“０
”が入力され、 （ｅ）多ビット入力演算素子の演算出力端子における各
入力（ａ＿ｉ、ｂ＿ｉ）の入力端子に対応する出力端子
より、各入力（ａ＿ｉ、ｂ＿ｉ）の演算出力を取り出す
、 様にしたことを特徴とする多ビット入力演算素子を用い
た演算方式。[Claims] In an arithmetic method using a multi-bit input arithmetic element that performs arithmetic operations on two multi-bit inputs A and B with a maximum number of bits of N and outputs an arithmetic output C of a maximum of (N+1) bits, (a) m input pairs (a_0
, a_1), (a_1, b_1), ......, (a_m_
-_1, b_m_-_1) is the input pair (a_i, b_i
) is the input pair that satisfies the relationship Σ^m^-^1_i_=_0(P_i+1)≦N+1, and (b) input to which input A of the multi-bit input arithmetic element is added. Input the inputs a_0, a_1, . The input terminals are provided with an interval of at least 1 bit between mutual inputs, and corresponding calculation inputs a_0, a_1, ..., a_m_-
(d) Each input (a_i, b_
i) is input so that its least significant bit matches the least significant bit in its input terminal string, and the bit next to its most significant bit, that is, the (P_i+1)th bit, is “0”.
” is input, and (e) extract the operation output of each input (a_i, b_i) from the output terminal corresponding to the input terminal of each input (a_i, b_i) at the operation output terminal of the multi-bit input operation element. An arithmetic method using multi-bit input arithmetic elements.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065664A JPS61224037A (en) | 1985-03-29 | 1985-03-29 | Arithmetic system using multiple-bit input of arithmetic element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065664A JPS61224037A (en) | 1985-03-29 | 1985-03-29 | Arithmetic system using multiple-bit input of arithmetic element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224037A true JPS61224037A (en) | 1986-10-04 |
| JPH0424728B2 JPH0424728B2 (en) | 1992-04-27 |
Family
ID=13293483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065664A Granted JPS61224037A (en) | 1985-03-29 | 1985-03-29 | Arithmetic system using multiple-bit input of arithmetic element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224037A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484219A (en) * | 1990-07-26 | 1992-03-17 | Fujitsu Ltd | Arithmetic processor and arithmetic processing method |
| JPH05204605A (en) * | 1990-11-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | Data processing method and device thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134539A (en) * | 1975-05-01 | 1976-11-22 | Ibm | Digital adder |
-
1985
- 1985-03-29 JP JP60065664A patent/JPS61224037A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134539A (en) * | 1975-05-01 | 1976-11-22 | Ibm | Digital adder |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484219A (en) * | 1990-07-26 | 1992-03-17 | Fujitsu Ltd | Arithmetic processor and arithmetic processing method |
| JP2651267B2 (en) * | 1990-07-26 | 1997-09-10 | 富士通株式会社 | Arithmetic processing device and arithmetic processing method |
| JPH05204605A (en) * | 1990-11-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | Data processing method and device thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424728B2 (en) | 1992-04-27 |
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