JPS61223948A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPS61223948A JPS61223948A JP6357485A JP6357485A JPS61223948A JP S61223948 A JPS61223948 A JP S61223948A JP 6357485 A JP6357485 A JP 6357485A JP 6357485 A JP6357485 A JP 6357485A JP S61223948 A JPS61223948 A JP S61223948A
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- JP
- Japan
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- instruction
- condition
- loop
- self
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- Prior art date
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- Granted
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマイクロプログラム制御方式に係り。
特に分岐をともなうマイクロ命令の高速化に好適なマイ
クロプログラム制御方式に関する。
クロプログラム制御方式に関する。
マイクロプログラム制御方式をとる情報処理装置におい
て、マイクロ命令（以下、単に命令と略称する）の高速
化処理が要求される場合、命令の読み出し、命令のデコ
ード等の命令実行における前処理と命令実行とを独立に
行うパイプライン処理が用いられる。
て、マイクロ命令（以下、単に命令と略称する）の高速
化処理が要求される場合、命令の読み出し、命令のデコ
ード等の命令実行における前処理と命令実行とを独立に
行うパイプライン処理が用いられる。
かへるパイプライン処理により、ｌ命令の実行における
前処理と１命令の実行とを同一マシンサイクルで行うこ
とが可能であれば、見かけ上前処理の時間をゼロとする
ことができる。しかし、マイクロプログラム（格納用）
制御記憶に安価で低速な記憶素子を使用し、演算処理部
に高速の論理素子を使用するような装置においては、第
２＠に示すように、命令の実行サイクルに比べて命令の
読み出しサイクルが大きくなる。この為、１つの命令の
実行終了後１次の命令の実行開始迄に命令の読み出しに
か５る時間が表面上現われ、命令の実行に関してはダミ
ーサイクルとなる。
前処理と１命令の実行とを同一マシンサイクルで行うこ
とが可能であれば、見かけ上前処理の時間をゼロとする
ことができる。しかし、マイクロプログラム（格納用）
制御記憶に安価で低速な記憶素子を使用し、演算処理部
に高速の論理素子を使用するような装置においては、第
２＠に示すように、命令の実行サイクルに比べて命令の
読み出しサイクルが大きくなる。この為、１つの命令の
実行終了後１次の命令の実行開始迄に命令の読み出しに
か５る時間が表面上現われ、命令の実行に関してはダミ
ーサイクルとなる。
この問題を解決する一手法として、制御記憶より連続し
た実行単位である２命令を同時に読み出し、命令実行に
おけるダミーサイクルを無くす方法が掲げられる。例え
ば、第３図に示すように。
た実行単位である２命令を同時に読み出し、命令実行に
おけるダミーサイクルを無くす方法が掲げられる。例え
ば、第３図に示すように。
マシンサイクル１，２において連続した実行単位である
命令Ａ、Ｂを読み出し、３サイクル目において命令Ａの
実行、４サイクル目において命令Ｂの実行を行う。以後
、順次命令Ｃ，Ｄの読み出し、命令Ｃの実行、命令りの
実行を行うことで、命令実行サイクルにおけるダミーを
無くすことができる。
命令Ａ、Ｂを読み出し、３サイクル目において命令Ａの
実行、４サイクル目において命令Ｂの実行を行う。以後
、順次命令Ｃ，Ｄの読み出し、命令Ｃの実行、命令りの
実行を行うことで、命令実行サイクルにおけるダミーを
無くすことができる。
一方、パイプライン処理部において、１つのマイクロ命
令の実行と同時に次に実行すべきマイクロ命令を読み出
す場合、分岐を有する命令の高速実行が問題となる。
令の実行と同時に次に実行すべきマイクロ命令を読み出
す場合、分岐を有する命令の高速実行が問題となる。
分岐を有する命令の次に実行される命令は、分岐条件の
判定結果により決定される。一般に制御記憶より読み出
される命令が逐次的に唯一である処理装置においては、
１つの分岐先命令をあらかじめ読み出しておくことは可
能であるが、他の分岐先命令については分岐条件判定後
読み出すことが必要となる。この際、条件判定後、次の
命令実行サイクルの開始迄に他の分岐先命令を制御記憶
より読み出すことができれば、条件判定の結果にかＮわ
らず、命令の実行を絶え間なく行うことが可能である。
判定結果により決定される。一般に制御記憶より読み出
される命令が逐次的に唯一である処理装置においては、
１つの分岐先命令をあらかじめ読み出しておくことは可
能であるが、他の分岐先命令については分岐条件判定後
読み出すことが必要となる。この際、条件判定後、次の
命令実行サイクルの開始迄に他の分岐先命令を制御記憶
より読み出すことができれば、条件判定の結果にかＮわ
らず、命令の実行を絶え間なく行うことが可能である。
しかし、第２図で述べたように、命令の実行サイクルに
比べて命令の読み出しサイクルの長い処理装置において
は、分岐条件判定後１次の命令実行サイクルの開始迄に
他の分岐先命令を読み出すことができず、分岐条件の結
果しだいでは命令の実行にダミーサイクルを生じさせて
しまい実行性能の低下が起きる。
比べて命令の読み出しサイクルの長い処理装置において
は、分岐条件判定後１次の命令実行サイクルの開始迄に
他の分岐先命令を読み出すことができず、分岐条件の結
果しだいでは命令の実行にダミーサイクルを生じさせて
しまい実行性能の低下が起きる。
いま、第３図に示したような２命令を同時に読み出す処
理において、２命令のうちのどちらか一方にでも分岐を
有している場合について考えてみる。第４図は本例のフ
ローチャートを示したものであり、第５図は命令実行サ
イクルのタイムチャートを示したものである。
理において、２命令のうちのどちらか一方にでも分岐を
有している場合について考えてみる。第４図は本例のフ
ローチャートを示したものであり、第５図は命令実行サ
イクルのタイムチャートを示したものである。
第５図において、マイクロ命令Ｂは２方向の分岐命令で
ある。命令Ａの実行と同時に分岐条件不成立側の命令Ｃ
，Ｄの組の読み出しを開始し、条件不成立時は命令Ａ、
Ｂの実行後即座に命令Ｃ９Ｄの実行が可能となる。しか
し、条件成立時は。
ある。命令Ａの実行と同時に分岐条件不成立側の命令Ｃ
，Ｄの組の読み出しを開始し、条件不成立時は命令Ａ、
Ｂの実行後即座に命令Ｃ９Ｄの実行が可能となる。しか
し、条件成立時は。
命令Ｂの分岐条件判定後に分岐先命令Ｅ、Ｆを読み出す
為、マシンサイクル５にてデミ−サイクルが生じてしま
う。これは条件成立側にせよ不成立側にせよ、特定の１
方向の命令を先読みする限りは避けられないものである
。
為、マシンサイクル５にてデミ−サイクルが生じてしま
う。これは条件成立側にせよ不成立側にせよ、特定の１
方向の命令を先読みする限りは避けられないものである
。
この問題の解決としては、例えば、特開昭５７−６９４
５７号で開示されているように、２方向分岐の場合、条
件成立側と不成立側の分岐先命令を同時に読み出してお
く２バンタ方式が知られている。しかし、本方式では、
特に２命令を同時に読み出すような場合、その読み出す
命令の語長が大きくなり、ハードウェア量の増加とへも
に制御記憶のアドレス付けにも制約が生じる。また、２
方向以上の多方向分岐に対しては、さらにハードウェア
の制約からその実現が難しくなる。
５７号で開示されているように、２方向分岐の場合、条
件成立側と不成立側の分岐先命令を同時に読み出してお
く２バンタ方式が知られている。しかし、本方式では、
特に２命令を同時に読み出すような場合、その読み出す
命令の語長が大きくなり、ハードウェア量の増加とへも
に制御記憶のアドレス付けにも制約が生じる。また、２
方向以上の多方向分岐に対しては、さらにハードウェア
の制約からその実現が難しくなる。
次に分岐を有する命令の中でも自己ループを有する場合
について考えてみる。第６図は命令Ｂで自己ループを行
う場合のフローチャートを示したものである。第７図は
第６図の命令の命令実行サイクルのタイムチャートを示
したものであり、命令Ａ、Ｂの実行時、命令Ｂで自己ル
ープが１回成立し、その後命令Ｃ，Ｄを実行する場合に
ついて示してい２る。
について考えてみる。第６図は命令Ｂで自己ループを行
う場合のフローチャートを示したものである。第７図は
第６図の命令の命令実行サイクルのタイムチャートを示
したものであり、命令Ａ、Ｂの実行時、命令Ｂで自己ル
ープが１回成立し、その後命令Ｃ，Ｄを実行する場合に
ついて示してい２る。
第７図において、マシンサイクル４にて命令Ｂの条件が
不成立となった場合は、第５図に示した例と同様に条件
不成立命令Ｃ，Ｄの実行が即座に行われる。逆に命令Ｂ
にて条件が成立となった場合は、条件判定後、条件成立
側分岐先命令の組Ａ。
不成立となった場合は、第５図に示した例と同様に条件
不成立命令Ｃ，Ｄの実行が即座に行われる。逆に命令Ｂ
にて条件が成立となった場合は、条件判定後、条件成立
側分岐先命令の組Ａ。
Ｂの読み出しを開始する。この読み出しはマシンサイク
ル５にて終了し、マシンサイクル６にて命令Ｂの実行が
行われる。この結果、命令Ｂは既に制御記憶より読み出
されているにもかＮわらず、その自己ループの実行上、
ダミーサイクルが生じる。さらに命令Ｂの自己ループを
１同突行後、命令Ｃ，Ｄの実行をする際にもマシンサイ
クルがダミーサイクルとなる。このように、分岐命令の
条件不成立側を常に先読みする場合は、自己ループ成立
時の性能低下が著しいという欠点がある。
ル５にて終了し、マシンサイクル６にて命令Ｂの実行が
行われる。この結果、命令Ｂは既に制御記憶より読み出
されているにもかＮわらず、その自己ループの実行上、
ダミーサイクルが生じる。さらに命令Ｂの自己ループを
１同突行後、命令Ｃ，Ｄの実行をする際にもマシンサイ
クルがダミーサイクルとなる。このように、分岐命令の
条件不成立側を常に先読みする場合は、自己ループ成立
時の性能低下が著しいという欠点がある。
本発明の目的は、連続する実行単位である２命令を同時
に読み出す形式のマイクロプログラム制御方式において
、条件付き自己ループを有する分岐命令の自己ループ条
件成立時の命令再読み出しによる命令実行サイクルのダ
ミーをなくし、自己ループ実行時の性能低下を防ぐこと
にある。
に読み出す形式のマイクロプログラム制御方式において
、条件付き自己ループを有する分岐命令の自己ループ条
件成立時の命令再読み出しによる命令実行サイクルのダ
ミーをなくし、自己ループ実行時の性能低下を防ぐこと
にある。
本発明は１条件付き自己ループを有する命令の実行と同
時に条件不成立側の分岐先命令の読み出しを開始するが
、自己ループ条件成立後は直ちに条件不成立側の命令の
制御記憶読み出しレジスタへのロードを抑止し、該レジ
スタに保持されている命令の使用を可能にすることを特
徴とする。
時に条件不成立側の分岐先命令の読み出しを開始するが
、自己ループ条件成立後は直ちに条件不成立側の命令の
制御記憶読み出しレジスタへのロードを抑止し、該レジ
スタに保持されている命令の使用を可能にすることを特
徴とする。
第８図は本発明で用いられるマイクロ命令の構成例を示
したものである。マイクロ命令８０は連続した実行単位
である２つの命令を物理的には１語として扱う。１語内
のフィールドはそれぞれ偶数（ＥＶＥＮ）フィールド８
１、奇数（ＯＤＤ）フィールド８２．共通（ＣＯＭＭＯ
Ｎ）フィー）Ｌｉミド８に分けられる。制御記憶からは
１、語単位で読み出しが行われ、その後、ＥＶＥＮフィ
ールド８１で指定する命令（ＥＶＥＮ命令）の実行を１
マシンサイクルで、さらにＯＤＤフィールド８２で指定
する命令（ＯＤＤ命令）の実行を１マシンサイクルで順
次行う。ＥＶＥＮフィールド８１、ＯＤＤフィールド８
２はマイクロ命令の演算等を指定し、それぞれ独立であ
る。Ｃ０ＭＭ０Ｎフイールド８３には、ＥＶＥＮ８１．
０ＤＤ８２どちらか一方に有効なフィールドであり、本
フィールド内にその識別フラグＥ及び自己ループ識別フ
ラグＳおよび分岐条件、分岐先アドレス（図示せず）を
有する。二Ｎで、Ｅ＝“０＃のときは本フィールドはＥ
ＶＥＮ命令で有効であることを示し、Ｅ＝“１″のとき
はＯＤＤ命令で有効であることを示す。
したものである。マイクロ命令８０は連続した実行単位
である２つの命令を物理的には１語として扱う。１語内
のフィールドはそれぞれ偶数（ＥＶＥＮ）フィールド８
１、奇数（ＯＤＤ）フィールド８２．共通（ＣＯＭＭＯ
Ｎ）フィー）Ｌｉミド８に分けられる。制御記憶からは
１、語単位で読み出しが行われ、その後、ＥＶＥＮフィ
ールド８１で指定する命令（ＥＶＥＮ命令）の実行を１
マシンサイクルで、さらにＯＤＤフィールド８２で指定
する命令（ＯＤＤ命令）の実行を１マシンサイクルで順
次行う。ＥＶＥＮフィールド８１、ＯＤＤフィールド８
２はマイクロ命令の演算等を指定し、それぞれ独立であ
る。Ｃ０ＭＭ０Ｎフイールド８３には、ＥＶＥＮ８１．
０ＤＤ８２どちらか一方に有効なフィールドであり、本
フィールド内にその識別フラグＥ及び自己ループ識別フ
ラグＳおよび分岐条件、分岐先アドレス（図示せず）を
有する。二Ｎで、Ｅ＝“０＃のときは本フィールドはＥ
ＶＥＮ命令で有効であることを示し、Ｅ＝“１″のとき
はＯＤＤ命令で有効であることを示す。
また、Ｓ＝“１”のときは条件成立後自己ループを行う
ことを示す、また命令はＥＶＥＮ命令で分岐を起こさな
い限り、ＥＶＥＮ命令、ＯＤＤ命令の順に逐次的に実行
される。
ことを示す、また命令はＥＶＥＮ命令で分岐を起こさな
い限り、ＥＶＥＮ命令、ＯＤＤ命令の順に逐次的に実行
される。
第１図は本発明の一実施例のハードウェア構成を示した
ものである。Ｃ３ＡＲ２は物理的に１語の命令ｃマイク
ロ命令）のアドレスを保持するアドレスレジスタであり
１本アドレスで制御記憶（Ｃ５）１より読み出された１
語の命令（２命令）がエラー検出・訂正回路（ＦＣＣ回
路）７を通過した後、データバッファレジスタ（ＰＣ３
ＤＲ）３ヘロードされる。また、この時のアクセスアド
レスが、ＰＣ８ＤＲ３へのロードと同期して補助アドレ
スレジスタ（ＰＣ３ＡＲ）５へロードされる。ＰＣ８Ｄ
Ｒ３にロードされた１語の命令は、先ずＥＶＥＮ命令の
実行に必要なフィールド８１がデータレジスタ（Ｃ８Ｄ
Ｒ）４にロードされて命令実行回路８で実行され、次に
ＥＶＥＮ命令の実行終了と共にＯＤＤ命令の実行に必要
なフィールド８２がＣ３ＤＲ４にロードされ、同様に実
行される。データ線１０３はＥＶＥＮ命令がＣ３ＤＲ４
ヘロードされた時点で、Ｃ３ＤＲ４に保持された分岐フ
ィールドの１語の次命令アドレスをＣ３ＡＲ２へ送る。
ものである。Ｃ３ＡＲ２は物理的に１語の命令ｃマイク
ロ命令）のアドレスを保持するアドレスレジスタであり
１本アドレスで制御記憶（Ｃ５）１より読み出された１
語の命令（２命令）がエラー検出・訂正回路（ＦＣＣ回
路）７を通過した後、データバッファレジスタ（ＰＣ３
ＤＲ）３ヘロードされる。また、この時のアクセスアド
レスが、ＰＣ８ＤＲ３へのロードと同期して補助アドレ
スレジスタ（ＰＣ３ＡＲ）５へロードされる。ＰＣ８Ｄ
Ｒ３にロードされた１語の命令は、先ずＥＶＥＮ命令の
実行に必要なフィールド８１がデータレジスタ（Ｃ８Ｄ
Ｒ）４にロードされて命令実行回路８で実行され、次に
ＥＶＥＮ命令の実行終了と共にＯＤＤ命令の実行に必要
なフィールド８２がＣ３ＤＲ４にロードされ、同様に実
行される。データ線１０３はＥＶＥＮ命令がＣ３ＤＲ４
ヘロードされた時点で、Ｃ３ＤＲ４に保持された分岐フ
ィールドの１語の次命令アドレスをＣ３ＡＲ２へ送る。
よって、１語の次命令読み出しは、ＥＶＥＮ命令がＣ３
ＤＲ４にロードされた時点で開始される。こ−で、Ｃ５
ＤＲ４にロードされた命令が分岐を有する場合は、分岐
条件不成立側の１語の次命令アドレスがＣ３ＡＲ２ヘロ
ードされる。＠１０４，１０５はそれぞれＲＣ５ＤＲ３
に保持された命令のＣ０ＭＭ０Ｎフイールド８３内にあ
るＣ０ＭＭ０Ｎフイールド有効フラグＥ。
ＤＲ４にロードされた時点で開始される。こ−で、Ｃ５
ＤＲ４にロードされた命令が分岐を有する場合は、分岐
条件不成立側の１語の次命令アドレスがＣ３ＡＲ２ヘロ
ードされる。＠１０４，１０５はそれぞれＲＣ５ＤＲ３
に保持された命令のＣ０ＭＭ０Ｎフイールド８３内にあ
るＣ０ＭＭ０Ｎフイールド有効フラグＥ。
自己ループ識別フラグＳの値を示すものである。
線１０６はＣ３ＤＲ４に保持された命令が分岐を有する
命令であり、その分岐条件が成立した時Ｎ １ ｇｇと
なる信号線である６線１１０は現在ＰＣ８ＤＲ３に保持
さ九でいる命令のアドレスを示すＰＣ８ＤＲ５の内容と
次命令アドレスを示すＣ３ＡＲ２の内容を比較回路６で
比較し、一致したとき、Ｊ＃ １ ＃ｌとなる信号線で
ある。
命令であり、その分岐条件が成立した時Ｎ １ ｇｇと
なる信号線である６線１１０は現在ＰＣ８ＤＲ３に保持
さ九でいる命令のアドレスを示すＰＣ８ＤＲ５の内容と
次命令アドレスを示すＣ３ＡＲ２の内容を比較回路６で
比較し、一致したとき、Ｊ＃ １ ＃ｌとなる信号線で
ある。
次に本発明の特徴であるマイクロ命令の自己ループ成立
時の動作について、第９図、第１Ｏ図を用いて説明する
。
時の動作について、第９図、第１Ｏ図を用いて説明する
。
第９図は分岐状態判別回路の構成例を示し、第１０図は
自己ループ条件成立のフローチャート例を示したもので
ある。第１０図において、マイクロ命令Ａ、Ｂは制御記
憶ｌより同時に読み出される１語の２命令である。第１
０図（１）はＥＶＥＮ命令Ａ命令−て自己ループの成立
する場合を、同図（２）はＯＤＤ命令において自己ルー
プの成立する場合を、同図（３）はＯＤＤ命令Ｂにおい
て分岐条件が成立し、同一語のＥＶＥＮ命令に分岐する
場合をそれぞれ示している。
自己ループ条件成立のフローチャート例を示したもので
ある。第１０図において、マイクロ命令Ａ、Ｂは制御記
憶ｌより同時に読み出される１語の２命令である。第１
０図（１）はＥＶＥＮ命令Ａ命令−て自己ループの成立
する場合を、同図（２）はＯＤＤ命令において自己ルー
プの成立する場合を、同図（３）はＯＤＤ命令Ｂにおい
て分岐条件が成立し、同一語のＥＶＥＮ命令に分岐する
場合をそれぞれ示している。
それぞれの条件が成立した場合の動作を第９図について
説明すると次のようになる。第１０図（１）の条件成立
時は、ＡＮＤ回路９の出力線１１１が′ｌ”となり１分
岐条件成立後の次サイクルでＰＣ８ＤＲ３の更新を抑止
すると共に、ＯＲ回路１２の出力線１１４が“１”とな
り、分岐条件が成立したサイクルでＣ３ＤＲ４の更新を
抑止する。
説明すると次のようになる。第１０図（１）の条件成立
時は、ＡＮＤ回路９の出力線１１１が′ｌ”となり１分
岐条件成立後の次サイクルでＰＣ８ＤＲ３の更新を抑止
すると共に、ＯＲ回路１２の出力線１１４が“１”とな
り、分岐条件が成立したサイクルでＣ３ＤＲ４の更新を
抑止する。
第１０図（２）の条件成立時はＯＲ回路１２の出力線１
１４が′１”となり、前記のようにＣ３ＤＲ４の更新が
抑止される。第１０図（３）の条件成立時はＡＮＤ回路
１１の出力線１１５が′１′″となり１分岐条件が成立
したサイクルでのＰＣ８ＤＲ３の更新を抑止する。
１４が′１”となり、前記のようにＣ３ＤＲ４の更新が
抑止される。第１０図（３）の条件成立時はＡＮＤ回路
１１の出力線１１５が′１′″となり１分岐条件が成立
したサイクルでのＰＣ８ＤＲ３の更新を抑止する。
以下、それぞれの自己ループ成立時の動作をタイムチャ
ートを用いて詳述する。
ートを用いて詳述する。
第１１図は、第１０図（１）の自己ループ条件が１回成
立した場合のタイムチャートである。マシンサイクルｌ
にてＣ３ＤＲ４に保持されているＥＶＥＮ命令Ａ命令−
され、その実行ループ条件が成立すると、第９図の線１
１４が１″となることで１条件不成立側のＯＤＤ命令Ｂ
がＰＣ８ＤＲ３からＣ３ＤＲ４ヘロードされるのを抑止
する。
立した場合のタイムチャートである。マシンサイクルｌ
にてＣ３ＤＲ４に保持されているＥＶＥＮ命令Ａ命令−
され、その実行ループ条件が成立すると、第９図の線１
１４が１″となることで１条件不成立側のＯＤＤ命令Ｂ
がＰＣ８ＤＲ３からＣ３ＤＲ４ヘロードされるのを抑止
する。
また、マシンサイクル１にて１次の１語の命令Ｃ２Ｄの
読み出しのためＣ８１へのアクセスが行われるが、この
アクセスされた１語の命令がマシンサイクル２にてＰＣ
３ＤＲ３ヘロードされるのを。
読み出しのためＣ８１へのアクセスが行われるが、この
アクセスされた１語の命令がマシンサイクル２にてＰＣ
３ＤＲ３ヘロードされるのを。
第９図の線１１１が“１″となることで抑止する。
この結果、マシンサイクル２において、Ｃ３ＤＲ４には
、ＥＶＥＮ命令Ａ命令−保持され、また、ＰＣ８ＤＲ３
にはマシンサイクル３において１語の命令Ａ、Ｂの値を
保持することができる。
、ＥＶＥＮ命令Ａ命令−保持され、また、ＰＣ８ＤＲ３
にはマシンサイクル３において１語の命令Ａ、Ｂの値を
保持することができる。
第１２図は第１０図（２）の自己ループ条件が１回成立
した場合のタイムチャートである。これはマシンサイク
ル２にてＣ３ＤＲ４に保持されているＯＤＤ命令Ｂが実
行され、その自己ループ条 ・件が成立すると、第９図
の線１１４が１″となることで、条件不成立側のＥＶＥ
Ｎ命令ＣのＣ３ＤＲ４へのロードが抑止される状態を示
している。
した場合のタイムチャートである。これはマシンサイク
ル２にてＣ３ＤＲ４に保持されているＯＤＤ命令Ｂが実
行され、その自己ループ条 ・件が成立すると、第９図
の線１１４が１″となることで、条件不成立側のＥＶＥ
Ｎ命令ＣのＣ３ＤＲ４へのロードが抑止される状態を示
している。
同様に第１３図は第１０図（３）の自己ループ条件が１
回成立した場合のタイムチャートである。
回成立した場合のタイムチャートである。
これはマシンサイクル２にてＣ５ＤＲ４に保持されてい
るＯＤＤ命令Ｂが実行され、その分岐条件成立により、
第９図の線１１５が′１″′となることで、Ｉｌｌの命
令Ｃ，ＤのＰＣＳＤＲ３へのロードが抑止される状態を
示している。
るＯＤＤ命令Ｂが実行され、その分岐条件成立により、
第９図の線１１５が′１″′となることで、Ｉｌｌの命
令Ｃ，ＤのＰＣＳＤＲ３へのロードが抑止される状態を
示している。
゛本発明によれば、自己ループを有する命令の実行にお
いて、分岐条件成立・不成立にかＮわらず命令をダミー
サイクルなしに連続して実行することが可能となる。な
お、実施例においては、自己ループを有する２方向の分
岐についてのみ説明をしたが、１方向の自己ループと１
方向の分岐条件不成立側分岐を有する多方向の分岐につ
いても同様の効果を得ることができる。
いて、分岐条件成立・不成立にかＮわらず命令をダミー
サイクルなしに連続して実行することが可能となる。な
お、実施例においては、自己ループを有する２方向の分
岐についてのみ説明をしたが、１方向の自己ループと１
方向の分岐条件不成立側分岐を有する多方向の分岐につ
いても同様の効果を得ることができる。
第１図は本発明の一実施例を示す制御記憶周辺のブロッ
ク図、第２図は命令の読み出し時間によってマシンサイ
クルが決定される場合のタイムチャート図、第３図は２
命令を同時に読み出す場合のタイムチャート図、第４図
は分岐命令実行におけるフローチャート図、第５図は分
岐命令実行時のタイムチャート図、第６図は自己ループ
実行におけるフローチャート図、第７図は自己ループ実
行時のタイムチャート図、第８図は本発明で用いるマイ
クロ命令の構成図、第９図は本発明で用いる分岐状態判
別回路図、第１０図は自己ループ条件成立を示すフロー
チャート図、第１１図、第１２図及び第１３図はそれぞ
れ自己ループ実行時のタイムチャート図である。 ■・・・制御記憶、 ２〜５・・・レジスタ、 ６
・・・比較器、 ７・・・命令実行回路、 ９〜１１・
・・ＡＮＤ回路、 １２・・・ＯＲ回路。 第 ４ 図 第 ６ 図 第 １０ 図 ｒｌ） ｔ２）
ζ３ン第 １１ 図 第１２図 第 １３ 図
ク図、第２図は命令の読み出し時間によってマシンサイ
クルが決定される場合のタイムチャート図、第３図は２
命令を同時に読み出す場合のタイムチャート図、第４図
は分岐命令実行におけるフローチャート図、第５図は分
岐命令実行時のタイムチャート図、第６図は自己ループ
実行におけるフローチャート図、第７図は自己ループ実
行時のタイムチャート図、第８図は本発明で用いるマイ
クロ命令の構成図、第９図は本発明で用いる分岐状態判
別回路図、第１０図は自己ループ条件成立を示すフロー
チャート図、第１１図、第１２図及び第１３図はそれぞ
れ自己ループ実行時のタイムチャート図である。 ■・・・制御記憶、 ２〜５・・・レジスタ、 ６
・・・比較器、 ７・・・命令実行回路、 ９〜１１・
・・ＡＮＤ回路、 １２・・・ＯＲ回路。 第 ４ 図 第 ６ 図 第 １０ 図 ｒｌ） ｔ２）
ζ３ン第 １１ 図 第１２図 第 １３ 図
Claims (1)
- （１）制御記憶から複数個のマイクロ命令を一度に読み
出してデータバッファレジスタに保持し、該データバッ
ファレジスタのマイクロ命令を一つずつ選択して実行す
ると共に、該マイクロ命令の実行と制御記憶からの次の
複数個のマイクロ命令の読み出しとをオーバラップさせ
て行うマイクロプログラム制御方式において、条件付き
の自己ループを伴うマイクロ命令の場合、該マイクロ命
令の実行と同時に条件不成立側の分岐先命令群の読み出
しを開始せしめ、自己ループの条件が成立したなら制御
記憶から読み出した該分岐先命令群のデータバッフアレ
ジスタへのロードを抑止することを特徴とするマイクロ
プログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6357485A JPS61223948A (ja) | 1985-03-29 | 1985-03-29 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6357485A JPS61223948A (ja) | 1985-03-29 | 1985-03-29 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223948A true JPS61223948A (ja) | 1986-10-04 |
| JPH0564373B2 JPH0564373B2 (ja) | 1993-09-14 |
Family
ID=13233157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6357485A Granted JPS61223948A (ja) | 1985-03-29 | 1985-03-29 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61223948A (ja) |
-
1985
- 1985-03-29 JP JP6357485A patent/JPS61223948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564373B2 (ja) | 1993-09-14 |
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