JPS61215584A - Display controller - Google Patents

Display controller

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JPS61215584A
JPS61215584A JP60057034A JP5703485A JPS61215584A JP S61215584 A JPS61215584 A JP S61215584A JP 60057034 A JP60057034 A JP 60057034A JP 5703485 A JP5703485 A JP 5703485A JP S61215584 A JPS61215584 A JP S61215584A
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JP
Japan
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pixel
information
memory
pixel information
expansion processing
Prior art date
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Application number
JP60057034A
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Japanese (ja)
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JPH0352880B2 (en
Inventor
天利 光博
谷垣 博司
利之 高木
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、表示情報を画素情報に展開する画素展開処理
部と、該画素展開処理部より出力される画素情報を格納
する画素メモリを備え、該画素メモリの画素情を表示装
置やプリンタに出力する表示制御装置に係り、特に画素
メモリ内の情報に対し、新たに表示情報により削除1反
転あるいは合成する場合の1画素メモリへの画素情報の
設定に好適な制御手段に関する。
[Detailed Description of the Invention] [Field of Application of the Invention] The present invention includes a pixel expansion processing section that expands display information into pixel information, and a pixel memory that stores the pixel information output from the pixel expansion processing section, It relates to a display control device that outputs pixel information in the pixel memory to a display device or printer, and in particular, when pixel information in the pixel memory is deleted, inverted, or combined with new display information, pixel information in the pixel memory is This invention relates to control means suitable for setting.

〔発明の背景〕[Background of the invention]

一般に表示制御装置は1文字情報の外1図形情報や画像
情報などを表示装置やプリンタに出力するために、該表
示装置やプリンタへの画素情報を格納する画素メモリが
設けられる。
In general, a display control device is provided with a pixel memory for storing pixel information for the display device or printer in order to output one character information, one graphic information, image information, etc. to the display device or printer.

第2@はこ品種の装置の構成例を示したものである。第
21!lにおいて、上位システム31からインタフェイ
ス32を介し入力された表示情報は、バス38を介しデ
ータメモリ33に格納される。
The second @ shows an example of the configuration of this type of device. 21st! 1, display information input from the host system 31 via the interface 32 is stored in the data memory 33 via the bus 38.

画素展開処理部35は、データメモリ33からバス38
を介して入力した表示情報を画素情報に展開し、バス3
8を介し画素メモリ34に一担格納する。画素メモリ3
4の画素情報は、その後表示装置i (CRT)36、
プリンタ(PR)37等に出力される。
The pixel development processing unit 35 connects the data memory 33 to the bus 38.
The display information input via bus 3 is expanded into pixel information and
8 and stored in the pixel memory 34. Pixel memory 3
The pixel information of 4 is then displayed on the display device i (CRT) 36,
It is output to a printer (PR) 37 or the like.

かかる表示制御装置において、画素メモリ34内の画素
情報に対し、さらにデータメモリ33から画素展開処理
部35により読出され、画素展開された表示情報により
、削除、反転あるいは合成を行う場合を考えてみる。
In such a display control device, let us consider a case where pixel information in the pixel memory 34 is further read out from the data memory 33 by the pixel expansion processing unit 35 and deleted, inverted, or combined using the pixel expanded display information. .

なお、削除とは画素メモリ34内の情報を画素展開処理
部35より出力される画素情報により消去することであ
り、例えば第3図に示すように画素メモリ情報(1)と
画素展開処理部出力画素情報(2)をビット対応にAN
D演算した結果(3)を前記画素メモリ内の同一アドレ
スに格納することである1反転とは画素メモリ34内の
情報を画素展開処理部35より出力される画素情報によ
り0ならば1に、1ならばOに逆の値とすることであり
、例えば第3図に示すように画素メモリ内情報(1)と
画素展開処理部出力画素情報(2)をビット対応に排他
OR(FOR)演算した結果(4)を前記画素メモリ内
の同一アドレスに格納することである0合成とは画素メ
モリ34内の情報に画素展開処理部35より出力される
画素情報を重ね合せることであり、例えば第3図に示す
ように画素メモリ内情報(1)と画素展開処理部出力画
素情報(2)をビット対応にOR演算した結果(5)を
前記画素メモリ内の同一アドレスに格納することである
。第3図において、ケース1は画素展開処理部35より
出力される画素情報(2)にII 071と′″1′″
がいずれも含まれる場合、ケース2は全て0′″である
場合、ケース3は全て# 1 #lである場合を示して
いる。
Note that deletion refers to erasing the information in the pixel memory 34 using the pixel information output from the pixel expansion processing section 35. For example, as shown in FIG. 3, pixel memory information (1) and the pixel expansion processing section output AN of pixel information (2) corresponding to bits
1 inversion is to store the result (3) of the D operation at the same address in the pixel memory, and the information in the pixel memory 34 is changed from 0 to 1 according to the pixel information output from the pixel expansion processing unit 35. If it is 1, it is set to the opposite value to O. For example, as shown in Figure 3, exclusive OR (FOR) operation is performed on the pixel memory internal information (1) and the pixel expansion processing unit output pixel information (2) in a bit-wise manner. 0 compositing, which is storing the result (4) of As shown in FIG. 3, the result (5) of bitwise OR operation of the information in the pixel memory (1) and the pixel information (2) output from the pixel expansion processing section is stored at the same address in the pixel memory. In FIG. 3, in case 1, the pixel information (2) output from the pixel expansion processing section 35 contains II 071 and ``1''''.
are included, case 2 shows a case where all are 0'', and case 3 shows a case where all are #1 #l.

従来、かかる削除、反転あるいは合成を行う場合、新た
に画素展開処理部35より出力された画素情報の内容に
関係なく1画素メモリ34の内容を読出し1画素展開処
理部35より出力された画素情報により削除1反転ある
いは合成を行い、その後画素メモリ34の同一アドレス
に格納していた。このために必要に手順は、まず画素メ
モリ34から1ワードを読出し、次にデータメモリ33
から読出した表示情報を画素情報に展開し5次に画素メ
モリ34から読出した1ワードに対し削除。
Conventionally, when performing such deletion, inversion, or composition, the contents of the 1-pixel memory 34 are read out regardless of the contents of the pixel information newly output from the pixel expansion processing section 35, and the pixel information output from the 1-pixel expansion processing section 35 is read out. Deletion 1 inversion or composition is performed by , and then stored at the same address in the pixel memory 34 . The necessary procedure for this is to first read one word from the pixel memory 34, then read out one word from the data memory 33.
The display information read from the pixel memory 34 is developed into pixel information, and then one word read from the pixel memory 34 is deleted.

反転あるいは合成を行い、しかる後に画素メモリ34に
格納するとなる。
The images are inverted or synthesized and then stored in the pixel memory 34.

しかしながら、第3図のケース2およびケース3に示す
ように、上記削除1反転あるいは合成を行う場合に画素
展開処理部出力画素情報(2)が全て0.あるいは同画
素展開処理部出力画素情報(2)が全てl (反転は除
く)の場合は、上記の手順によらず、画素展開処理部出
力画素情報(2)より一義的に結果を予測することが出
来る。一般的に画素展開処理部35より出力される画素
情報は全てOあるいは全て1であることが多いため、こ
の場合、上記従来の手続きを省略することが出来れば、
画素メモリ34へのアクセス回数を減らすことが可能と
なり高速な画素展開が可能となる。
However, as shown in Cases 2 and 3 in FIG. 3, when performing the deletion 1 inversion or compositing, the pixel information (2) output from the pixel expansion processing section is all 0. Alternatively, if the pixel information (2) output from the same pixel expansion processing section is all l (excluding inversion), the result can be predicted uniquely from the pixel information (2) output from the pixel expansion processing section without following the above procedure. I can do it. Generally, the pixel information output from the pixel expansion processing unit 35 is often all O or all 1, so in this case, if the above conventional procedure can be omitted,
It becomes possible to reduce the number of accesses to the pixel memory 34, and high-speed pixel development becomes possible.

なお、この種の表示制御装置として関連するものには1
例えば特開昭58−208868号が挙げられるが、削
除1反転あるいは合成の対象となる新たな画素情報が全
て0あるいは全て1である場合、画素メモリ34へのア
クセス回数を減らすことの考慮はなされていない。
In addition, related to this type of display control device is 1.
For example, Japanese Patent Laid-Open No. 58-208868 discloses that when the new pixel information to be deleted, inverted or combined is all 0 or all 1, no consideration is given to reducing the number of accesses to the pixel memory 34. Not yet.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、画素メモリを有し、該メモリ内の画素
情報に対し、画素展開処理部より出力される新たな画素
情報により削除1反転あるいは合成するように制御され
る表示制御装置において、画素展開処理部より出力され
る新たな画素情報の内容が全て0かあるいは全て1の場
合、画素メモリへのアクセス回数を減らし、より高速な
画素展開処理を可能にすることにある。
An object of the present invention is to provide a display control device that has a pixel memory and is controlled to delete, invert, or combine pixel information in the memory with new pixel information output from a pixel expansion processing section. When the new pixel information output from the pixel expansion processing section is all 0 or all 1, the purpose is to reduce the number of accesses to the pixel memory and enable faster pixel expansion processing.

〔発明の概要〕[Summary of the invention]

本発明は1画素展開処理部より出力される新たな画素情
報の内容が全てOあるいは全て1かを検出する画素情報
0/1検出部を用意し、画素メモリに対するアクセス回
数を減らし、画素展開処理部を高速に行うことを特徴と
するものである。
The present invention provides a pixel information 0/1 detection section that detects whether the contents of new pixel information output from the 1-pixel expansion processing section are all O or all 1, thereby reducing the number of accesses to the pixel memory and processing the pixel expansion processing. It is characterized by the fact that the process can be carried out at high speed.

すなわち、新たな画素情報により画素メモリの内容を削
除する場合は、新たな画素情報が全て0であれば、画素
メモリの内容を読み出すことなく無条件に画素メモリの
内容を全て0とし、新たな画素情報が全て1であれば、
画素メモリへのアクセスを行わないようにする。これは
、新たな画素情報が0のとき画素メモリの内容を削除す
る場合であるが、新たな画素情報が1のとき画素メモリ
の内容を削除する場合は、逆の処理をとればよい。
In other words, when deleting the contents of the pixel memory using new pixel information, if the new pixel information is all 0, the contents of the pixel memory are unconditionally set to 0 without reading out the contents of the pixel memory, and the new pixel information is deleted. If all pixel information is 1,
Prevent access to pixel memory. This is the case when the contents of the pixel memory are deleted when the new pixel information is 0, but when the contents of the pixel memory are deleted when the new pixel information is 1, the process can be reversed.

次に、新たな画素情報により画素メモリの内容を反転す
る場合は、新たな画素情報が全て0であれば1画素メモ
リへのアクセスを行わないようにする。これは新たな画
素情報が1のとき画素メモリの内容を反転する場合であ
るが、新たな画素情報がOのとき反転する場合は逆の処
理をとればよい。
Next, when inverting the contents of the pixel memory using new pixel information, if the new pixel information is all 0, access to one pixel memory is not performed. This is a case where the contents of the pixel memory are inverted when the new pixel information is 1, but when the contents are inverted when the new pixel information is O, the opposite process may be performed.

次に、新たな画素情報と画素メモリ内の情報とを合成す
る場合は、新たな画素情報が全て0であれば、画素メモ
リへのアクセスは行わず、新たな画素情報が全て1であ
れば、画素メモリの内容を読出すことなく無条件に画素
メモリの内容を全て1とする。
Next, when combining the new pixel information with the information in the pixel memory, if the new pixel information is all 0, no access to the pixel memory is performed, and if the new pixel information is all 1, the pixel memory is not accessed. , the contents of the pixel memory are unconditionally set to all 1 without reading the contents of the pixel memory.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例を第1図により説明する6本実
施例においては、画素メモリ内の情報を新たな画素情報
により削除、反転あるいは合成するための機能は、第2
図における画素メモリ34自体に設けであるものとし、
第1図に示す構成は第2図における画素展開処理部35
に設けているものとする。また画素メモリ34内の情報
を新たな画素情報により削除するのは新たな画素情報が
0の場合であり1反転するのは新たな画素情報が1の場
合とする。
Hereinafter, one embodiment of the present invention will be explained with reference to FIG.
It is assumed that the pixel memory 34 itself in the figure is provided,
The configuration shown in FIG. 1 is the pixel development processing section 35 in FIG.
It is assumed that the Further, the information in the pixel memory 34 is deleted by new pixel information when the new pixel information is 0, and the information in the pixel memory 34 is inverted by 1 when the new pixel information is 1.

第1図において、上位システムなどより削除要求指示が
なされたとき1画素情報lの内容が画素情報0/1検出
部2により全て0と認められると。
In FIG. 1, when a deletion request instruction is issued from a host system or the like, the contents of one pixel information l are recognized as all 0 by the pixel information 0/1 detection unit 2.

オール0 (ALLO)信号20により画素メモリ34
に対する削除要求信号(DELREQ)23が抑止され
9代りに画素メモリ34に対し送出されるデータ線上の
画素情報1を無条件に書込むことを指示する信号(NR
EQ)22が送出される。
All 0 (ALLO) signal 20 causes pixel memory 34
The deletion request signal (DELREQ) 23 is suppressed and the signal (NR
EQ)22 is sent out.

画素メモリ34は、本信号(NREQ)22を受取った
場合、内部記憶情報を読出さず、画素展開処理部35か
ら送出されたデータ線26上の画素情報1を受取り記憶
する。一方5画素情報1の内容が画素情報0/1検出部
2により全て1と認められるとオール1  (ALLI
)信号21により画素メモリ34に対する削除要求信号
(DELREQ)23が抑止され1画素メモリ34に対
するアクセスは発生しない。
When the pixel memory 34 receives the main signal (NREQ) 22, it does not read the internally stored information, but receives and stores the pixel information 1 on the data line 26 sent from the pixel expansion processing section 35. On the other hand, if the contents of the 5 pixel information 1 are recognized as all 1 by the pixel information 0/1 detection unit 2, all 1 (ALLI
) signal 21 suppresses the deletion request signal (DELREQ) 23 to the pixel memory 34, and no access to the 1-pixel memory 34 occurs.

なお、第3図のケース1のように、画素情報1の内容が
0と1の混在の場合は、画素メモリ34に対する削除要
求信号(DELREQ)23が送出され、従来と同様の
手順により削除が行われる。
If the content of pixel information 1 is a mixture of 0 and 1, as in case 1 in FIG. It will be done.

同様にして、反転要求指示あるいは合成要求指示がなさ
れたときにも画素情報0/1検出部2により画素情報1
の内容が調べられ、全てOあるいは全て1であれば画素
メモリ34に対する各要求信号が抑止され、画素メモリ
34に対するアクセスが発生しないかあるいはNREQ
信号22による無条件書込みが発生する。
Similarly, when an inversion request instruction or a combination request instruction is issued, the pixel information 0/1 detection unit 2 detects the pixel information 1.
The contents of NREQ are checked, and if all O or all 1, each request signal to the pixel memory 34 is suppressed, and no access to the pixel memory 34 occurs or NREQ
An unconditional write by signal 22 occurs.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、画素メモリを有する表示制御装置にお
いて、画素メモリに対する不要な画素情報の設定のため
のアクセスを省くことが可能となり、高速な画素展開を
行うことができ、かつ、バスの使用率を低下させること
が可能になる。
According to the present invention, in a display control device having a pixel memory, it is possible to omit access to the pixel memory for setting unnecessary pixel information, it is possible to perform high-speed pixel expansion, and the use of a bus is possible. It becomes possible to reduce the rate.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の構成図、第2図は本発明に
用いる画素メモリを有する表示制御装置の全体構成図、
第3図は本発明に用いる画素メモリへの画素情報設定方
法の説明図である。 1・・・画素情報、 2・・・画素情報0/1検出部、
3.4・・・ANDゲート、  5,6・・・インバー
タ、7−ORゲート、  8〜1O−ANDゲート、2
0・・・画素情報オール0検出信号、 21・・・画素
情報オール1検出信号、 22・・・無条件書込み要求
信号、 23・・・削除要求書込み信号、24・・・反
転要求書込み信号、 25・・・合成要求書込み信号、
 33・・・データメモリ1.34・・・画素メモリ、
 35・・・画素展開処理部。 第1図 第2図 第3図
FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is an overall block diagram of a display control device having a pixel memory used in the present invention,
FIG. 3 is an explanatory diagram of a method of setting pixel information to a pixel memory used in the present invention. 1... Pixel information, 2... Pixel information 0/1 detection unit,
3.4...AND gate, 5,6...inverter, 7-OR gate, 8~1O-AND gate, 2
0... Pixel information all 0 detection signal, 21... Pixel information all 1 detection signal, 22... Unconditional write request signal, 23... Delete request write signal, 24... Inversion request write signal, 25...Synthesis request write signal,
33...Data memory 1.34...Pixel memory,
35... Pixel expansion processing section. Figure 1 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] (1)表示情報を画素情報に展開する画素展開処理部と
、前記画素展開処理部より出力される画素情報を格納す
る画素メモリを備えている表示制御装置において、前記
画素展開処理部より出力される画素情報が前記画素メモ
リへの格納単位長全てが0もしくは全てが1の画素情報
であることを検出する検出手段と、前記画素メモリ内の
情報を前記画素展開処理部より出力される画素情報によ
り削除または反転しあるいは両画素情報を合成する場合
、前記検出手段の検出結果に従って前記画素メモリへの
画素情報の格納を制御する制御手段とを設けたことを特
徴とする表示制御装置。
(1) In a display control device comprising a pixel expansion processing section that expands display information into pixel information, and a pixel memory that stores pixel information output from the pixel expansion processing section, the pixel information output from the pixel expansion processing section detecting means for detecting that the pixel information stored in the pixel memory is pixel information whose storage unit length is all 0 or all 1; 1. A display control device comprising: control means for controlling storage of pixel information in the pixel memory according to a detection result of the detection means when deleting or inverting pixel information or composing both pixel information.
JP60057034A 1985-03-20 1985-03-20 Display controller Granted JPS61215584A (en)

Priority Applications (1)

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JP60057034A JPS61215584A (en) 1985-03-20 1985-03-20 Display controller

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JP60057034A JPS61215584A (en) 1985-03-20 1985-03-20 Display controller

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JPS61215584A true JPS61215584A (en) 1986-09-25
JPH0352880B2 JPH0352880B2 (en) 1991-08-13

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010516701A (en) * 2007-01-18 2010-05-20 エヴォルヴァ エスアー Substituted 1,3-dioxane and their use

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* Cited by examiner, † Cited by third party
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JP2010516701A (en) * 2007-01-18 2010-05-20 エヴォルヴァ エスアー Substituted 1,3-dioxane and their use

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