JPS61205017A - Schmitt trigger circuit - Google Patents

Schmitt trigger circuit

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JPS61205017A
JPS61205017A JP60045901A JP4590185A JPS61205017A JP S61205017 A JPS61205017 A JP S61205017A JP 60045901 A JP60045901 A JP 60045901A JP 4590185 A JP4590185 A JP 4590185A JP S61205017 A JPS61205017 A JP S61205017A
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JP
Japan
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transistor
terminal
resistor
collector
base
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JP60045901A
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Japanese (ja)
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Koji Shinohara
幸児 篠原
Kazuo Tokuda
和夫 徳田
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NEC Corp
Original Assignee
NEC Corp
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Abstract

PURPOSE:To obtain the stable hysteresis width and to attain a Schmitt trigger circuit which can be converted advantageously into an IC, by performing the changeover between the upper and lower limit potentials with the changeover between the active and cut-off states of a transistor. CONSTITUTION:Transistors TR Q2 and Q3 form a differential circuit, and a common emitter is connected to a constant current source 1. The base of the TR Q2 is connected to a terminal 2 via a resistance R1 and also to the collector of a TR Q1. The base of the TR Q3 is connected to an input terminal 4 with the collector connected to the emitter of the TR Q1 and also grounded via a resistance R2. The base of the TR Q1 is connected to a terminal 3 and the collector of the TR Q2 is connected to an output terminal 5. The reference voltages Vref1 and Vref2 are applied to terminals 2 and 3 respectively. The Vref1 is higher than the Vref2.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明にヒステリシス回路に関し、%lこ*m’g圧変
動によらず一定でしかも安定したヒステリシス特性を示
し、集積回路化に遍したシェミッ)l−リガ回路に関す
る。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a hysteresis circuit, which exhibits constant and stable hysteresis characteristics regardless of pressure fluctuations, and is suitable for use in integrated circuits. ) Regarding the l-Riga circuit.

〔従来の技術〕[Conventional technology]

従来、この檎のヒステリシス回路の一例を第3図に示す
。遡源端子7と接表間に抵抗R6,R7゜R8か直列接
続されている。差動を構成するトランジスタQ5とQ6
はエミッタが共通接続されて定IE a源9に接続され
ている。トランジスタQ5のベースは抵抗R6とR7と
の接続点に接続され、コレクタは出力端子5に接続され
ている。トランジスタQ6のベースは久方端子4に接続
され、コレクタは抵抗R7と抵抗R8との接続点に接続
されている。
An example of a conventional hysteresis circuit is shown in FIG. Resistors R6, R7 and R8 are connected in series between the trace source terminal 7 and the tangential surface. Transistors Q5 and Q6 forming a differential
are connected to a constant IE a source 9 with their emitters connected in common. The base of the transistor Q5 is connected to the connection point between the resistors R6 and R7, and the collector is connected to the output terminal 5. The base of the transistor Q6 is connected to the long terminal 4, and the collector is connected to the connection point between the resistors R7 and R8.

トランジスタQ6がしゃ断状態、トランジスタQ5か能
動状態の初期状態において、トランジスタQ5のベース
電位vLは(13式で与えられる。
In the initial state where the transistor Q6 is in the cutoff state and the transistor Q5 is in the active state, the base potential vL of the transistor Q5 is given by (Equation 13).

ここで、 Vccは電源端子7に印加される゛電源′電
圧である。矢に、トランジスタQ6が能動状態、トラン
ジスタQ5がし中断状態となると、トランジスタQ5の
ベース電位vI(は下記のごとく求められる。
Here, Vcc is the "power supply" voltage applied to the power supply terminal 7. As shown by the arrow, when the transistor Q6 is in the active state and the transistor Q5 is in the suspended state, the base potential vI of the transistor Q5 is determined as follows.

Vcc= (Ra+Ry)・It +  Re(11+
I2)・・・・・ (2) VH”R7・Il+Rs・(I!+I2)・・・・ (
3)ここで、11は、抵抗R61R7に流れる電流で、
同じ′Wt流は抵抗R8にも流れている。12はトラン
ジスタQ6のコレクタから抵抗R8へ供給されるmc流
で、トランジスタQ6の[流増幅率が充分大きいと仮定
すると定′NL流源9の[流値IC3に等しくI2中I
csとなる、 (2) 、 (3)式よシ ・R8・・・・・ (4) このように、従来のシェミットトリガ回路は、(1)。
Vcc= (Ra+Ry)・It+Re(11+
I2)... (2) VH"R7・Il+Rs・(I!+I2)... (
3) Here, 11 is the current flowing through the resistors R61R7,
The same 'Wt current also flows through resistor R8. 12 is an mc current supplied from the collector of the transistor Q6 to the resistor R8, and assuming that the current amplification factor of the transistor Q6 is sufficiently large, it is equal to the current value IC3 of the current source 9, and I2 in I2.
According to equations (2) and (3), cs becomes cs.

4式で与えられるシュミットトリガの下限電圧と上限電
圧をもつ。
It has a Schmitt trigger lower limit voltage and upper limit voltage given by Equation 4.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のシェミットトリガ回路において、上ステ
リシス幅Hは(1) 、 (4J式よりH二vH−vL で与えられる。(5)式に示すようにヒステリシス幅H
Fi抵抗値、定電流値によって決定される。、特に、抵
抗R8の抵抗値のばらつきに大きく影響を受け、また定
電流値の温度特性や電源電圧依存性の影響を受ける。
In the conventional Shemitt trigger circuit described above, the upper steresis width H is given by (1), (H2vH-vL from the equation 4J. As shown in the equation (5), the hysteresis width H
It is determined by the Fi resistance value and constant current value. In particular, it is greatly affected by variations in the resistance value of the resistor R8, and is also affected by the temperature characteristics and power supply voltage dependence of the constant current value.

本発明の目的は、かかる従来の問題を改善し、安定した
ヒステリシス特性を示し、しかも集積回路化に適したシ
ェミットトリガ回路を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a Shemitt trigger circuit which improves the conventional problems, exhibits stable hysteresis characteristics, and is suitable for integration into an integrated circuit.

〔問題点を解決するための手段〕[Means for solving problems]

本発明によれば、@1.第2の入力端と第1゜第2の出
力端とを有する差動回路と、この第1の入力端に第1の
抵抗を介して接続される第1の基準電位端と、コレクタ
がこの第1の入力端に接続され、ベースに第2の基準電
位端が接続され、エミッタに第2の抵抗が接続されたト
ランジスタとを有し、差動回路の第1の出力端をトラン
ジスタのエミッタに接続してこのトランジスタの導通・
遮断を制御するとともに、第1の入力端に加える入力信
号に応じて第2の出力端から出力を得るシェミットトリ
ガ回路が得られる。
According to the present invention, @1. a differential circuit having a second input terminal and a first second output terminal; a first reference potential terminal connected to the first input terminal via a first resistor; a transistor connected to the first input terminal, a second reference potential terminal connected to the base, and a second resistor connected to the emitter, and the first output terminal of the differential circuit is connected to the emitter of the transistor. Connect this transistor to
A Shemite trigger circuit is obtained which controls the interruption and provides an output from a second output in response to an input signal applied to a first input.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第1図は本発明の一実施例を示す回路図である・トラン
ジスタQz、Qsは差動回路を構成し、共通エミッタは
定11!c流源1に接続されている。トランジスタQ2
のベースは抵抗R1を介して端子2に接続されるととも
に、トランジスタQlのコレクタに接続されている。ト
ランジスタQ3のベースは入力端子4に接続され、コレ
クタはトランジスタQlのエミッタに接続されるととも
に、抵抗R2を介して接地されている。トランジスタQ
1のベースは端子3に接続され、トランジスタQ2のコ
レクタは出力端子5に接続されている。端子2゜3には
それぞれ基準電圧VrefltVref2が与えられ、
基準電圧Vref1は基準電圧Vrefzに対し【高位
に設定されている。
FIG. 1 is a circuit diagram showing an embodiment of the present invention. Transistors Qz and Qs constitute a differential circuit, and the common emitter is a constant 11! c is connected to the flow source 1. Transistor Q2
The base of is connected to terminal 2 via resistor R1, and also to the collector of transistor Ql. The base of the transistor Q3 is connected to the input terminal 4, the collector is connected to the emitter of the transistor Ql, and is grounded via a resistor R2. transistor Q
The base of transistor Q2 is connected to terminal 3, and the collector of transistor Q2 is connected to output terminal 5. A reference voltage VrefltVref2 is applied to the terminals 2 and 3, respectively,
The reference voltage Vref1 is set at a higher level than the reference voltage Vrefz.

トランジスタQ2が能動状態、トランジスタQ3がし中
断状態の初期状態において、トランジスタQ1のコレク
タ11L流ICIは で与えられ、従ってトランジスタQ2のベース′1位V
L’rii力式で与えられる。
In the initial state where transistor Q2 is in the active state and transistor Q3 is in the suspended state, the collector 11L current ICI of transistor Q1 is given by, and therefore the base 11L current ICI of transistor Q2 is given by V.
It is given by the L'rii force formula.

ここで、VBEqxld トランジスタ見1の順方向バ
イアス電位である。
Here, VBEqxld is the forward bias potential of transistor 1.

次に、トランジスタQ2がしゃ断状態、トランジスタQ
3が能動状態となると、トランジスタQ2のベース電位
■H′は、下記(9)式のごとく求められる。つまり、
トランジスタQ3が能動状態になったCとにより、抵抗
R2には、定電河原1の定電流Icsが供給され、抵抗
R2の両端にはVH2” IC3’ R1の電位が生じ
る。ここでトランジスタQ3の電流増幅率は充分大きい
と仮定する。
Next, transistor Q2 is in the cutoff state, transistor Q
When Q3 becomes active, the base potential ■H' of the transistor Q2 is determined as shown in equation (9) below. In other words,
Due to the activation of the transistor Q3, the constant current Ics of the constant current source 1 is supplied to the resistor R2, and a potential of VH2''IC3' R1 is generated across the resistor R2. It is assumed that the current amplification factor is sufficiently large.

次に Vrefz  Vagqx < Viz  6−°0(
8)の条件を満足するように、任意に定電流Ics、抵
抗R2を設定することによってトランジスタQlはし中
断状態となる。従ってトランジスタQ2のベース電位v
H′は、基準電位Vrefxで決定され、VH’= V
ret+    ’ ” ” ’  (9’となり、ヒ
ステリシス幅H’は(7J 、 tsH式よジH′=■
H′−■L′ で、示されるように、基準電圧Vrefxと定′1流I
C3の値には無関係にトランジスタQ1のコレクタ電流
の抵抗R1での′載位降下によって設定することができ
る。しかも基準電圧Vrefzを、トランジスタQt、
の順方向バイアス電位vagqtの温度変化による変動
分を補償するような電圧変動をもつものとすることによ
って、抵抗R1とR2との相対比のみで設定するよう、
にすることもできる・集竺回路では抵抗の抵抗値そのも
ののバラツキや温度特性による変動をおさえることはむ
つかしいが、抵抗値の比を一定にすることは容易にでき
る。このため、集積回路化によってヒステリシス幅を高
精度に得ることができる。
Next, Vrefz Vagqx < Viz 6−°0(
By arbitrarily setting the constant current Ics and the resistor R2 so as to satisfy the condition 8), the transistor Ql is brought into an interrupted state. Therefore, the base potential v of transistor Q2
H' is determined by the reference potential Vrefx, and VH'=V
ret+ ' `` '''(9', and the hysteresis width H' is (7J, according to the tsH formula, H' = ■
H'-■L', as shown, the reference voltage Vrefx and constant '1 current I
Regardless of the value of C3, it can be set by the level drop of the collector current of transistor Q1 across resistor R1. Moreover, the reference voltage Vrefz is set to the transistor Qt,
By making the forward bias potential vagqt have a voltage fluctuation that compensates for the fluctuation due to temperature change, it is possible to set it only by the relative ratio of resistors R1 and R2.
- In integrated circuits, it is difficult to suppress variations in the resistance values of the resistors themselves and fluctuations due to temperature characteristics, but it is easy to keep the ratio of resistance values constant. Therefore, the hysteresis width can be obtained with high accuracy by integrating the circuit.

第2図に本発明による他の実施例を示す。この場合には
、it図に示す実施例のトランジスタQlを電流ミラー
構成にしたもので、定電眞源6と順方向バイアスされた
ダイオードD1と抵抗Rsとによって定電圧を得、その
定電圧をトランジスタQlとQ4とのベースに与え、ト
ランジスタQ1のエミッタに抵抗R2を接続するととも
に、この抵抗R2にトランジスタQ3にトランジスタQ
3のコレクタum*加え、トランジスタQ4のエミッタ
に抵抗1<5を接続し、トランジスタQlとQ4との共
通コレクタに抵抗R4とトランジスタQ2のベースを接
続したものである。シエミットトリガの下U−4圧VL
“、上限電圧V、“、及びヒステリシス幅H”は前述と
同様に求められ、それぞれ(11) 、 (12) 、
 (13)  式で与えられる。。
FIG. 2 shows another embodiment according to the present invention. In this case, the transistor Ql of the embodiment shown in the IT diagram has a current mirror configuration, and a constant voltage is obtained by a constant voltage source 6, a forward biased diode D1, and a resistor Rs. A resistor R2 is connected to the bases of transistors Ql and Q4, and a resistor R2 is connected to the emitter of transistor Q1.
In addition, a resistor 1<5 is connected to the emitter of the transistor Q4, and a resistor R4 and the base of the transistor Q2 are connected to the common collector of the transistors Ql and Q4. Shiemit trigger lower U-4 pressure VL
", upper limit voltage V, ", and hysteresis width H" are obtained in the same manner as described above, and are (11), (12), respectively.
(13) is given by Eq. .

VL’=VCC−R4’ (IC4+ ICI )  
・・・(11)VH=Vcc−R4・IC4”・(12
)H’=VH’  V L” =l(□m K 4      ・・・・・(13)こ
こで、IC1lIC4#よトランジスタQl−Q4のコ
レクタ電流である。
VL'=VCC-R4' (IC4+ICI)
...(11) VH=Vcc-R4・IC4”・(12
)H'=VH'V L''=l(□m K4 (13) Here, IC1lIC4# is the collector current of the transistors Ql-Q4.

′p、2図において、コレクタ1流IC1はダイオード
Dl+トランジスタQ、と抵抗ks*Rzによる電流ミ
ラー回路番こよっ℃、定1を流源6の電流値に比例シた
値でトランジスタQ1のコレクタrtttとして得られ
ているので、ヒステリシス幅Hは定電流源6と抵抗R4
に依存し、その他の′#IL源重圧や定′wt流源1の
値には影響されない。また、前述のように定電流源1の
定電流値IcsはトランジスタQ、の4を時にトランジ
スタ(Jl を遮断するに十分なg流であればよい。ト
ランジスタQtの導通時にトランジスタQ1が飽和しな
いバイアス′直位を与えておけば、本回路はどのトラン
ジスタも非飽和で動作するので高速動作が可能である。
'p, In Figure 2, the collector 1 current IC1 is a current mirror circuit number consisting of a diode Dl + transistor Q and a resistor ks * Rz. Since it is obtained as rttt, the hysteresis width H is determined by the constant current source 6 and the resistor R4.
, and is unaffected by other 'IL source pressures and constant 'wt flow source 1 values. In addition, as mentioned above, the constant current value Ics of the constant current source 1 may be sufficient as long as the g current is sufficient to cut off the transistor (Jl) at times. If a direct voltage is given, all transistors in this circuit operate in non-saturation, so high-speed operation is possible.

′f:た、ヒステリシス幅H“は込抗R4の抵抗値のバ
ラツキの影響な受けるが、この抵抗値のバラツキの影1
M1lす受けるが、この抵抗値のバラツキの影響は従来
のもの程大きなものではない。
'f: The hysteresis width H' is affected by the variation in the resistance value of the resistor R4, but the shadow 1 of this variation in resistance value is
However, the influence of this variation in resistance value is not as large as in the conventional case.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、シェミトトリガ
回路において、上限電位V、と下限電位VLの切り換え
をトランジスタの能動状態、しゃ断状態の切り換えで実
現することにより、安定したヒステリシス1鴎を得るこ
とができるとともに集積回路化にも有利な回路を得るこ
とができる。
As explained above, according to the present invention, in a shemit trigger circuit, stable hysteresis can be obtained by switching between the upper limit potential V and the lower limit potential VL by switching between the active state and the cutoff state of the transistor. In addition, it is possible to obtain a circuit that is advantageous for integration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例を示す回路構成図、第2図は
本発明の他の実施例を示す回路構成図、第3図は従来の
シェミットトリガ回路を示す回路構成図である。 1.6.9・・・・・・定電流源、2,3・・・・・・
端子、4・・・・・・入力端子、5・・・・・・出力端
子、7・・・・・・電源端子、Q1〜Q6・・・・・・
トランジスタ、R1〜R,・・・・・・抵抗、Dl・・
・・・・ダイオード。
FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing another embodiment of the invention, and FIG. 3 is a circuit diagram showing a conventional Shemite trigger circuit. . 1.6.9... Constant current source, 2,3...
Terminal, 4...Input terminal, 5...Output terminal, 7...Power terminal, Q1 to Q6...
Transistor, R1~R,... Resistor, Dl...
····diode.

Claims (1)

【特許請求の範囲】[Claims] 第1の入力端と入力信号が与えられる第2の入力端と第
1および第2の出力端とを有する差動回路と、該差動回
路の前記第1の入力端に第1の抵抗を介して接続される
第1の基準電位端と、コレクタが前記第1の入力端に接
続され、ベースに第2の基準電位端が接続され、エミッ
タに第2の抵抗が接続されたトランジスタとを有し、前
記第1の出力端が前記トランジスタのエミッタに接続さ
れて該トランジスタの導通・遮断を制御するとともに、
前記第2の出力端から出力信号を取り出すことを特徴と
するシュミットトリガ回路。
a differential circuit having a first input terminal, a second input terminal to which an input signal is applied, and first and second output terminals; a first resistor at the first input terminal of the differential circuit; a transistor whose collector is connected to the first input terminal, whose base is connected to a second reference potential terminal, and whose emitter is connected to a second resistor; the first output terminal is connected to the emitter of the transistor to control conduction/cutoff of the transistor;
A Schmitt trigger circuit characterized in that an output signal is taken out from the second output terminal.
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