JPH0659015B2 - Transistor amplifier circuit - Google Patents
Transistor amplifier circuitInfo
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- JPH0659015B2 JPH0659015B2 JP60213707A JP21370785A JPH0659015B2 JP H0659015 B2 JPH0659015 B2 JP H0659015B2 JP 60213707 A JP60213707 A JP 60213707A JP 21370785 A JP21370785 A JP 21370785A JP H0659015 B2 JPH0659015 B2 JP H0659015B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ベースを入力線に接続している入力用トラン
ジスタと、ベースを上記入力用トランジスタのコレクタ
に接続し、コレクタを第１の電源線に負荷用抵抗を通じ
て接続しているとともに出力線に接続し、エミッタを低
抵抗回路を通じて上記第１の電源線と対をなす第２の電
源線に接続している出力用トランジスタとを有するトラ
ンジスタ増幅回路の改良に関する。Description: TECHNICAL FIELD The present invention relates to an input transistor having a base connected to an input line, a base connected to a collector of the input transistor, and a collector connected to a first power supply line. A transistor amplifier circuit having an output transistor connected through a load resistor and an output line, and an emitter connected through a low resistance circuit to a second power supply line paired with the first power supply line. Regarding the improvement of.
従来の技術 従来、第５図を伴なって次に述べるトランジスタ増幅回
路が提案されている。2. Description of the Related Art Conventionally, a transistor amplifier circuit described below with reference to FIG. 5 has been proposed.
すなわち、ベースを入力線Ｔ１に接続し、コレクタを負
荷用抵抗Ｒ１を通じて電源線Ｅ１に接続し、エミッタを
直列帰還用抵抗ＲＥを通じて電源線Ｅ１と対をなす電源
線Ｅ２に接続している入力用トランジスタＱ１を有す
る。That is, the base is connected to the input line T1, the collector is connected to the power supply line E1 through the load resistor R1, and the emitter is connected to the power supply line E2 paired with the power supply line E1 through the series feedback resistor RE. It has a transistor Q1.
また、ベースを入力用トランジスタＱ１のコレクタに接
続し、コレクタを負荷用抵抗Ｒ２を通じて電源線Ｅ１に
接続し且つ並列帰還用抵抗ＲＦを通じて自身のベースに
接続しているとともに出力線Ｔ２に接続し、エミッタを
例えば複数のダイオードＤの直列回路でなる低抵抗回路
ＲＣを通じて電源線Ｅ２に接続している出力用トランジ
スタＱ２とを有する。Further, the base is connected to the collector of the input transistor Q1, the collector is connected to the power supply line E1 through the load resistor R2, and is connected to its own base through the parallel feedback resistor RF and is connected to the output line T2. It has an output transistor Q2 whose emitter is connected to the power supply line E2 through a low resistance circuit RC formed by a series circuit of a plurality of diodes D, for example.
以上が、従来提案されているトランジスタ増幅回路の一
例構成である。The above is an example of the configuration of the conventionally proposed transistor amplifier circuit.
このような構成を有するトランジスタ増幅回路によれ
ば、入力用トランジスタＱ１のベースに、入力線Ｔ１を
介して、入力信号Ｓ１を供給すれば、それが入力用トラ
ンジスタＱ１によって増幅されて入力用トランジスタＱ
１のコレクタに出力され、その増幅された出力信号が出
力用トランジスタＱ２のベースに供給され、その結果、
出力用トランジスタＱ２のコレクタから、増幅された出
力信号Ｓ２が入力信号Ｓ１と同相で得られ、それが出力
線Ｔ２に導出される。According to the transistor amplifier circuit having such a configuration, when the input signal S1 is supplied to the base of the input transistor Q1 via the input line T1, the input signal S1 is amplified by the input transistor Q1 and is input.
1 is output to the collector and the amplified output signal is supplied to the base of the output transistor Q2.
From the collector of the output transistor Q2, the amplified output signal S2 is obtained in the same phase as the input signal S1 and is output to the output line T2.
この場合、入力用トランジスタＱ１のエミッタが、直列
帰還用抵抗ＲＥを介して、電源線Ｅ２に接続されている
ので、入力用トランジスタＱ１が、そのコレクタと電源
線Ｅ１との間に接続している負荷用抵抗Ｒ１と、入力用
トランジスタＱ１のエミッタと電源線Ｅ２との間に接続
している直列帰還用抵抗ＲＥとを含んで直列帰還増幅回
路を構成している。また、出力用トランジスタＱ２のコ
レクタが、並列帰還用抵抗ＲＦを介して、自身のベース
に接続されているので、出力用トランジスタＱ２が、そ
のコレクタと電源線Ｅ１との間に接続している負荷用抵
抗Ｒ２と、出力用トランジスタＱ２のコレクタ及びベー
ス間に接続している並列帰還用抵抗ＲＦと、出力用トラ
ンジスタＱ２のエミッタと電源線Ｆ２との間に接続して
いる低抵抗回路ＲＣとを含んで、直列帰還増幅回路を構
成している。In this case, since the emitter of the input transistor Q1 is connected to the power supply line E2 via the series feedback resistor RE, the input transistor Q1 is connected between its collector and the power supply line E1. A series feedback amplifier circuit is configured to include the load resistor R1 and the series feedback resistor RE connected between the emitter of the input transistor Q1 and the power supply line E2. Further, since the collector of the output transistor Q2 is connected to its own base via the parallel feedback resistor RF, the load connected by the output transistor Q2 between the collector and the power supply line E1. Resistor R2, a parallel feedback resistor RF connected between the collector and the base of the output transistor Q2, and a low resistance circuit RC connected between the emitter of the output transistor Q2 and the power supply line F2. Including, it constitutes a series feedback amplifier circuit.
従って、直列帰還増幅回路と並列帰還増幅回路とが縦続
接続されている構成を有する。Therefore, the serial feedback amplifier circuit and the parallel feedback amplifier circuit are connected in cascade.
このため、第５図に示す従来のトランジスタ増幅回路の
場合、入力信号Ｓ１にもとずき、それと同相の増幅され
た出力信号Ｓ２を安定に得ることができる。Therefore, in the case of the conventional transistor amplifier circuit shown in FIG. 5, an amplified output signal S2 having the same phase as that of the input signal S1 can be stably obtained.
また、第５図に示す従来のトランジスタ増幅回路の場
合、入力用トランジスタＱ１及び出力用トランジスタＱ
２の相互コンダクタンスをそれぞれｇm1及びｇm2とし、
また、負荷用抵抗Ｒ１及びＲ２、直列帰還用抵抗ＲＥ、
低抵抗回路ＲＣ及び並列帰還用抵抗ＲＦの値をそれぞれ
ｒ１及びｒ２、ｒｅ、ｒｃ及びｒｆとし、そして、 ｒ１≫ｒｆ ………(1) の関係を有し、また、ｒｃが無視できる小さな値を有
し、さらに、入力用トランジスタＱ１及び出力用トラン
ジスタＱ２のベース電流が無視できる小さな値を有する
とした場合、次の(2) 式で表される電圧利得Ａｖを有す
る。Further, in the case of the conventional transistor amplifier circuit shown in FIG. 5, the input transistor Q1 and the output transistor Q
Let the transconductance of 2 be g m1 and g m2 , respectively,
Further, load resistors R1 and R2, series feedback resistor RE,
The values of the low resistance circuit RC and the parallel feedback resistance RF are r 1 and r 2 , r e , r c, and r f , respectively, and they have the relationship of r1 >> rf (1), and r When c has a small value that can be ignored and the base currents of the input transistor Q1 and the output transistor Q2 have small values that can be ignored, the voltage gain A v expressed by the following equation (2) is Have.
Ａｖ＝ｇm1・ｒ２（ｇm2・ｒｆ−１）／ （ｇm1・ｒｅ＋１）・（ｇm2・ｒ２＋１）……(2) また、 ｇm2・ｒｆ≫１ ……(3) ｇm1・ｒｅ≫１ ……(4) ｇm2・ｒ２≫１ ……(5) の関係を有していれば、(2) 式から、次の(6) 式が得ら
れるので、(6) 式で表される電圧利得Ａｖを有する。 Av = g m1 · r 2 (g m2 · r f −1) / (g m1 · r e +1) · (g m2 · r 2 +1) (2) Also, g m2 · r f >> 1 ... ... (3) g m1 · r e »1 ...... (4) as long as it has a relationship of g m2 · r 2 »1 ...... ( 5), (2) from the equation, the following equation (6) Since it is obtained, it has the voltage gain A v expressed by the equation (6).
Ａｖｒｆ／ｒｅ ……(6) 従って、第５図に示すトランジスタ増幅回路の場合、電
圧利得Ａｖが、並列帰還用抵抗ＲＦの値ｒｆと直列帰還
用抵抗ＲＥの値ｒｅとの比のみによって決められるの
で、入力用トランジスタＱ１及び出力用トランジスタＱ
２にばらつきがあっても、その影響を受けることなし
に、増幅された出力信号Ｓ２を安定に得ることができ
る。 A v r f / r e ...... (6) Accordingly, when the transistor amplifier circuit shown in FIG. 5, the voltage gain A v is the value r e values r f and series feedback resistor RE parallel feedback resistor RF Since it is determined only by the ratio with the input transistor Q1 and the output transistor Q
Even if there is a variation in 2, the amplified output signal S2 can be stably obtained without being affected by the variation.
また、従来、第６図を伴なって次に述べる構成を有する
トランジスタ増幅回路も提案されている。Further, conventionally, a transistor amplifier circuit having the configuration described below with reference to FIG. 6 has also been proposed.
すなわち、第５図との対応部分には同一符号を付して詳
細説明を省略するが、第５図で上述した従来のトランジ
スタ増幅回路の構成において、その負荷用抵抗Ｒ１が省
略されていることを除いて、第５図で上述した従来のト
ランジスタ増幅回路と同様の構成を有する。That is, although the same reference numerals are given to the portions corresponding to those in FIG. 5 and detailed description thereof is omitted, the load resistor R1 is omitted in the configuration of the conventional transistor amplifier circuit described above in FIG. 5 has the same configuration as the conventional transistor amplifier circuit described above with reference to FIG.
以上が、従来提案されているトランジスタ増幅回路の他
の例の構成である。The above is the configuration of another example of the conventionally proposed transistor amplifier circuit.
このような構成を有するトランジスタ増幅回路によれ
ば、それが、第５図で上述した従来のトランジスタ増幅
回路において、その負荷用抵抗Ｒ１が省略されているこ
とを除いて第５図で上述したと同様の構成を有し、従っ
て、第６図に示す従来のトランジスタ増幅回路の場合、
第５図の場合における抵抗Ｒ１の値ｒ１を、 ｒ１＝∞ ……(7) と置いたのと等価であり、従って、上述した(1) 式を
(7) 式に読み代えるだけで、上述した(2) 式及び(6) 式
が得られるので、詳細説明は省略するが、第５図の場合
と同様に、入力信号Ｓ１にもとずき、それと同相の増幅
された出力信号Ｓ２を得ることができ、また、その出力
信号Ｓ２を安定に得ることができる。According to the transistor amplifier circuit having such a configuration, it is the same as that described in FIG. 5 except that the load resistor R1 is omitted in the conventional transistor amplifier circuit described in FIG. The conventional transistor amplifier circuit shown in FIG. 6 has the same structure.
It is equivalent to setting the value r 1 of the resistor R1 in the case of FIG. 5 as r 1 = ∞ (7), and therefore the above equation (1) is
The above equations (2) and (6) can be obtained simply by substituting the equation (7), so a detailed description is omitted, but similar to the case of FIG. 5, the input signal S1 is used. , It is possible to obtain the amplified output signal S2 having the same phase as that, and the output signal S2 can be obtained stably.
さらに、従来、第７図を伴なって次に述べる構成を有す
るトランジスタ増幅回路も提案されている。Further, conventionally, a transistor amplifier circuit having the configuration described below with reference to FIG. 7 has also been proposed.
すなわち、第５図との対応部分には同一符号を付して詳
細説明は省略するが、第５図で上述した構成において、
直列帰還用抵抗ＲＥが省略され、しかしながら、ベース
及びエミッタ間にバイアス用直流電源ＶＢを接続し、コ
レクタを入力用トランジスタＱ１のエミッタに接続し、
エミッタを電源線Ｅ２に接続している電流制限用トラン
ジスタＱ３と、一端を低抵抗回路ＲＣの中点に接続し、
他端を入力用トランジスタＱ１のベースに接続している
バイアス用兼並列帰還用抵抗ＲＢとを有することを除い
て、第５図で上述した従来のトランジスタ増幅回路と同
様の構成を有する。That is, although the same reference numerals are given to the portions corresponding to those in FIG. 5 and detailed description thereof is omitted, in the configuration described above in FIG.
The series feedback resistor RE is omitted, however, the bias DC power supply VB is connected between the base and the emitter, and the collector is connected to the emitter of the input transistor Q1.
A current limiting transistor Q3 whose emitter is connected to the power supply line E2 and one end of which is connected to the middle point of the low resistance circuit RC,
It has the same configuration as the conventional transistor amplifier circuit described above with reference to FIG. 5, except that it has a bias / parallel feedback resistor RB whose other end is connected to the base of the input transistor Q1.
以上が、従来提案されているトランジスタ増幅回路のさ
らに他の例の構成である。The above is the configuration of still another example of the conventionally proposed transistor amplifier circuit.
このような構成を有するトランジスタ増幅回路によれ
ば、それが上述した事項を除いて、第５図で上述した従
来のトランジスタ増幅回路と同様の構成を有するので、
詳細説明は省略するが、第５図で上述した従来のトラン
ジスタ増幅回路と同様に、入力信号Ｓ１にもとずき、そ
れと同相の増幅された出力信号Ｓ２を得ることができ
る。Since the transistor amplifier circuit having such a configuration has the same configuration as that of the conventional transistor amplifier circuit described above with reference to FIG. 5, except for the matters described above,
Although detailed description is omitted, an amplified output signal S2 having the same phase as that of the input signal S1 can be obtained based on the input signal S1 as in the conventional transistor amplifier circuit described above with reference to FIG.
ただし、第７図に示す従来のトランジスタ増幅回路の場
合、バイアス用兼並列帰還用抵抗ＲＢの一端が接続され
る低抵抗回路ＲＣの中点を適当に選定することによっ
て、入力用トランジスタＱ１のベースの電位を、適当に
選定しておけば、入力信号Ｓ１が低レベルを有している
場合、入力用トランジスタＱ１にそのコレクタ流電流Ｉ
１がほとんど流れない。このため、このとき出力用トラ
ンジスタＱ２のベースに並列帰還用抵抗ＲＦを通じて流
れ込む電流をＩＢ、出力用トランジスタＱ２のベース及
びエミッタ間の電圧をＶBEとし、また、低抵抗回路ＲＣ
を構成しているダイオードＤの数を図示のように２個と
し、そして、各ダイオードＤの両端間の電圧を、出力用
トランジスタＱ２のベース及びエミッタ間電圧ＶBEと同
じＶBEとするとき、出力信号Ｓ２が、約３ＶBE＋ｒｆ・
ＩＢの電位で得られる。However, in the case of the conventional transistor amplifier circuit shown in FIG. 7, by appropriately selecting the middle point of the low resistance circuit RC to which one end of the bias / parallel feedback resistor RB is connected, the base of the input transistor Q1 is selected. If the potential of the input signal S1 has a low level, the collector current I of the input transistor Q1 can be appropriately selected.
1 hardly flows. Therefore, at this time the current flowing through the parallel feedback resistor RF to the base of the output transistor Q2 I B, a voltage between the base and emitter of the output transistor Q2 and V BE, The low-resistance circuit RC
Assuming that the number of the diodes D constituting the above is two and the voltage between both ends of each diode D is the same V BE as the base-emitter voltage V BE of the output transistor Q2, the output signal S2 is, about 3V BE + r f
It is obtained at the potential of I B.
また、入力信号Ｓ１が高レベルを有している場合、入力
用トランジスタＱ１がオン状態になり、入力用トランジ
スタＱ１には、そのコレクタ電流Ｉ１が、入力信号Ｓ１
が低レベルを有している場合に比し大なる値で流れる。
しかしながら、そのコレクタ電流Ｉ１は、電流制限用ト
ランジスタＱ３によって制限されるため、上述した(1)
式の関係を有し、且つ負荷用抵抗Ｒ１に流れる電流が無
視し得る小さな値を有するとすれば、出力線Ｔ２に、出
力信号Ｓ２が、約３ＶBE＋ｒｆ（Ｉ１＋ＩＢ）の電位で
得られる。When the input signal S1 has a high level, the input transistor Q1 is turned on, and the collector current I 1 of the input transistor Q1 is changed to the input signal S1.
Flows at a higher value than if it has a low level.
However, since the collector current I1 is limited by the current limiting transistor Q3, the above-mentioned (1)
Has the formula of relationship, and if the current flowing through the load resistor R1 has a small value negligible, the output line T2, the output signal S2 is a potential of about 3V BE + r f (I 1 + I B) Can be obtained at.
従って、第７図に示す従来のトランジスタ増幅回路の場
合、出力信号Ｓ２が、ｒｆ・Ｉ１で表される振幅に制限
されて得られる。Therefore, in the case of the conventional transistor amplifier circuit shown in FIG. 7, the output signal S2 is obtained with the amplitude limited to r f · I 1 .
また、第７図に示すトランジスタ増幅回路の場合、この
電流制限用トランジスタＱ３のコレクタ抵抗をｒ３と
し、また、上述した (2)式を得た場合と同じ条件とした
場合、上述した (2)式におけるｒｅをｒ３に代えたこと
を除いて、(2) 式と同様の、次の(8) 式で表わされる電
圧利得Ａｖを有する。Further, in the case of the transistor amplifier circuit shown in FIG. 7, the collector resistance of the current limiting transistor Q3 is set to r 3 and the same conditions as in the case where the above equation (2) is obtained are used. The voltage gain A v represented by the following formula (8) is the same as the formula (2) except that r e in the formula) is replaced with r 3 .
Ａｖ＝ｇm1・ｒ２・（ｇm2ｒ１−１）／ （ｇm1ｒ３＋１）（ｇm2ｒ２＋１）…… (8) また、上述した(3) 、 (4)及び(5) 式の関係を有してい
れば、上述した(6) 式で表わされる電圧利得Ａｖを有す
る。A v = g m1 · r 2 · (g m2 r 1 −1) / (g m1 r 3 +1) (g m2 r 2 +1) (8) Further, the above (3), (4) and ( If it has the relationship of the expression (5), it has the voltage gain A v expressed by the above-mentioned expression (6).
よって、第５図で上述した従来のトランジスタ増幅回路
の場合と同様に、入力用トランジスタＱ１及び出力用ト
ランジスタにばらつきがあっても、出力信号Ｓ２を安定
に得ることができる。Therefore, as in the case of the conventional transistor amplifier circuit described above with reference to FIG. 5, the output signal S2 can be stably obtained even if the input transistor Q1 and the output transistor have variations.
さらに、従来、第８図をともなって次に述べる構成を有
するトランジスタ増幅回路も提案されている。Further, conventionally, a transistor amplifier circuit having the configuration described below with reference to FIG. 8 has also been proposed.
すなわち、第７図との対応部分には同一符号を付して詳
細説明は省略するが、第７図で上述した従来のトランジ
スタ増幅回路の構成において、その負荷用抵抗Ｒ１が省
略されていることを除いて、第７図で上述した従来のト
ランジスタ増幅回路と同様の構成を有する。That is, although the same reference numerals are given to the portions corresponding to those in FIG. 7 and detailed description thereof will be omitted, the load resistor R1 is omitted in the configuration of the conventional transistor amplifier circuit described above in FIG. Except for the above, it has the same configuration as the conventional transistor amplifier circuit described above with reference to FIG.
以上が、従来提案されているトランジスタ増幅回路のさ
らに他の例の構成である。The above is the configuration of still another example of the conventionally proposed transistor amplifier circuit.
このような構成を有するトランジスタ増幅回路によれ
ば、それが、第７図で上述した従来のトランジスタ増幅
回路において、その負荷用抵抗Ｒ１が省略されているこ
とを除いて、第７図で上述したと同様の構成を有し、従
って、第６図に示すトランジスタ増幅回路の場合におけ
る抵抗Ｒ１の値ｒ１を、上述した(7) 式と置いたのと等
価であるので、詳細説明は省略するが、第７図の場合と
同様に、入力信号Ｓ１にもとずき、それと同相の増幅さ
れた出力信号Ｓ２を得ることができ、また、その出力信
号Ｓ２を安定に得ることができる。According to the transistor amplifier circuit having such a configuration, it is described above in FIG. 7 except that the load resistor R1 is omitted in the conventional transistor amplifier circuit described above in FIG. The configuration is similar to that of the above, and therefore, the value r 1 of the resistor R1 in the case of the transistor amplifier circuit shown in FIG. 6 is equivalent to the above equation (7), and therefore detailed description will be omitted. However, similarly to the case of FIG. 7, an amplified output signal S2 having the same phase as that of the input signal S1 can be obtained, and the output signal S2 can be stably obtained.
発明が解決しようとする問題点 第５図で上述した従来のトランジスタ増幅回路の場合、
入力用トランジスタＱ１及び出力用トランジスタＱ２の
上述した相互コンダクタンスｇm1及びｇm2が、それぞれ ｇm1＝ｑ・Ｉ１／Ｋ・Ｔ ……( 9) ｇm2＝ｑ・Ｉ２／Ｋ・Ｔ ……(10) で与えられる。ただし、(9) 式及び(10)式においては、
ｑは素電荷、Ｋはボルツマン定数、Ｔは絶対温度を示
す。また、Ｉ１は上述したが、入力用トランジスタＱ１
のコレクタ電流を示し、さらに、Ｉ２は出力用トランジ
スタＱ２のエミッタ電流を示す。Problems to be Solved by the Invention In the case of the conventional transistor amplifier circuit described above with reference to FIG.
The above-mentioned mutual conductances g m1 and g m2 of the input transistor Q1 and the output transistor Q2 are respectively g m1 = q · I 1 / K · T (9) g m2 = q · I 2 / K · T. … Given in (10). However, in equations (9) and (10),
q is the elementary charge, K is the Boltzmann constant, and T is the absolute temperature. Although I 1 is described above, the input transistor Q1
, And I 2 represents the emitter current of the output transistor Q2.
このため、入力信号Ｓ１が、コレクタ電流Ｉ１及びエミ
ッタ電流Ｉ２の値を大きく変化させる大信号である場
合、上述した(3) 〜(5) 式の関係が成立しなくなる場合
が生ずる。とくに、入力信号Ｓ１が高レベルをとり、 Ｉ２０ ……(11) の関係が生じ、そして、 ｇm2・ｒ１＜１ ……(12) の関係が生ずると、（ 2）式から明らかなように、出力
信号Ｓ２が、入力信号Ｓ１に対して逆相で得られるとい
う不都合を生じる。Therefore, the input signal S1, when a large signal to largely change the value of the collector current I 1 and the emitter current I 2, if occurs the above-mentioned (3) to (5) of the relationship is not satisfied. In particular, when the input signal S1 is at a high level, the relationship of I 2 0 ... (11) occurs, and the relationship of g m2 · r 1 <1 ... (12) occurs, it is clear from the equation (2). As described above, the output signal S2 is obtained in a phase opposite to that of the input signal S1.
また、並列帰還用抵抗ＲＦの値ｒｆを小さくすればする
程並列帰還効果が大になることから、並列帰還用抵抗Ｒ
Ｆの値ｒｆを十分小にした場合、上述した（12）式の関
係が生じ易くなり、このため、出力信号Ｓ２が入力信号
Ｓ１に対して逆相で得られる、という不都合が生じ易く
なるとともに、出力用トランジスタＱ２のコレクタ及び
ベース間に所要の電圧を確保することができなくなり、
出力用トランジスタＱ２が所期の動作をしなくなる。従
って、出力信号Ｓ２が安定に得られるのに一定の限度を
有していた。Further, the smaller the value r f of the parallel feedback resistor RF is, the greater the parallel feedback effect is. Therefore, the parallel feedback resistor R
If the value r f of F is made sufficiently small, the relationship of the above-mentioned expression (12) is likely to occur, and thus the inconvenience that the output signal S2 is obtained in the opposite phase to the input signal S1 is likely to occur. At the same time, it becomes impossible to secure a required voltage between the collector and the base of the output transistor Q2,
The output transistor Q2 does not operate as expected. Therefore, the output signal S2 has a certain limit for being stably obtained.
さらに、負荷用抵抗Ｒ２に出力用トランジスタＱ２のコ
レクタ電流が流れるとともに、入力用トランジスタＱ１
のコレクタ電流が並列帰還用抵抗ＲＦを介して流れるた
め、出力線Ｔ２に得られる出力信号Ｓ２の直流レベルを
出力用トランジスタＱ２のコレクタに流れる電流のみに
よって一義的に決定することができず、従って、トラン
ジスタ増幅回路を、出力信号Ｓ２が所望の直流レベルを
有するものとして出力線Ｔ２に出力するように構成する
のに困難を伴なう、などの欠点を有していた。Further, while the collector current of the output transistor Q2 flows through the load resistor R2, the input transistor Q1
Of the output signal S2 obtained on the output line T2 cannot be unambiguously determined only by the current flowing through the collector of the output transistor Q2 because the collector current of the output current flows through the parallel feedback resistor RF. However, it is difficult to configure the transistor amplifier circuit to output the output signal S2 to the output line T2 as having a desired DC level.
また、第６図で上述した従来のトランジスタ増幅回路の
場合、それが、第５図で上述した従来のトランジスタ増
幅回路において、その負荷用抵抗Ｒ１が省略されている
ことを除いて、第５図で上述した従来のトランジスタ増
幅回路と同様の構成を有し、また、上述したように、第
５図で上述した従来のトランジスタ増幅回路の場合と同
様の動作を行うので、詳細説明は省略するが、第５図で
上述したと同様の欠点を有していた。Further, in the case of the conventional transistor amplifier circuit described above with reference to FIG. 6, it is shown in FIG. 5 except that the load resistor R1 is omitted in the conventional transistor amplifier circuit described above with reference to FIG. 5 has the same configuration as the conventional transistor amplifier circuit described above, and as described above, the same operation as in the case of the conventional transistor amplifier circuit described above with reference to FIG. , Had the same drawbacks as described above with reference to FIG.
さらに、第７図で上述した従来のトランジスタ増幅回路
の場合、第５図の場合で上述したと同様に、入力信号が
高レベルのとり、このため、上述した電流Ｉ２がほぼ零
になる場合、上述した（12）式の関係が得られ、このた
め、上述した（ 8）式から明らかなように、第５図で上
述した従来のトランジスタ増幅回路の場合と同様に、出
力信号Ｓ２が入力信号と逆相で得られるという不都合を
生ずる。Further, in the case of the conventional transistor amplifier circuit described above with reference to FIG. 7, as in the case described above with reference to FIG. 5, the input signal is at a high level, and thus the above-mentioned current I 2 becomes almost zero. , The relationship of the above-mentioned expression (12) is obtained. Therefore, as is clear from the above-mentioned expression (8), the output signal S2 is input as in the case of the conventional transistor amplifier circuit described above in FIG. The inconvenience of being obtained in the opposite phase to the signal occurs.
また、第５図の場合で上述したと同様に、並列帰還用抵
抗ＲＦの値ｒｆを小さくすればする程、並列帰還効果が
大になることから、並列帰還用抵抗ＲＦの値ｒｆを十分
に小にした場合、上述した（12）式の関係が生じ易くな
り、このため、出力信号Ｓ２が入力信号Ｓ１に対して逆
相で得られる、という不都合が生じ易くなるとともに、
出力用トランジスタＱ２のコレクタ及びベース間に所要
の電圧を確保できなくなり、出力用トランジスタＱ２が
所期の動作をしなくなる。従って、出力信号Ｓ２が安定
に得られるのに一定の限度を有していた。Also, as in the case of FIG. 5, as the value r f of the parallel feedback resistor RF is made smaller, the parallel feedback effect becomes greater, so that the value r f of the parallel feedback resistor RF is If it is made sufficiently small, the relationship of the above-mentioned expression (12) is likely to occur, and therefore, it is easy to cause the inconvenience that the output signal S2 is obtained in the opposite phase to the input signal S1.
A required voltage cannot be secured between the collector and the base of the output transistor Q2, and the output transistor Q2 does not operate as expected. Therefore, the output signal S2 has a certain limit for being stably obtained.
さらに、第５図の場合で上述したと同様に、出力用トラ
ンジスタＱ２のコレクタ及び電源線Ｅ１間に接続されて
いる負荷用抵抗Ｒ２に、出力用トランジスタＱ２のコレ
クタ電流が流れるとともに、入力用トランジスタＱ１の
コレクタ電流が並列帰還用抵抗ＲＦを介して流れるた
め、出力線Ｔ２に得られる出力信号Ｓ２の直流レベル
を、出力用トランジスタＱ２のコレクタ電流のみによっ
て一義的に決定することができず、従って、トランジス
タ増幅回路を、出力信号Ｓ２が所望の直流レベルを有す
るものとして出力線Ｔ２に出力するように構成するのに
困難を伴なう、という欠点を有していた。Further, as described above in the case of FIG. 5, the collector current of the output transistor Q2 flows through the load resistor R2 connected between the collector of the output transistor Q2 and the power supply line E1, and the input transistor Since the collector current of Q1 flows through the parallel feedback resistor RF, the DC level of the output signal S2 obtained on the output line T2 cannot be uniquely determined only by the collector current of the output transistor Q2, and therefore, However, there is a drawback in that it is difficult to configure the transistor amplifier circuit so that the output signal S2 is output to the output line T2 as having the desired DC level.
また、第８図で上述した従来のトランジスタ増幅回路の
場合、それが、第７図で上述した従来のトランジスタ増
幅回路において、その負荷用抵抗Ｒ１が省略されている
ことを除いて、第７図で上述した従来のトランジスタ増
幅回路と同様の構成を有し、また、上述したように、第
７図で上述したと同様の動作を行うので、詳細説明は省
略するが、第７図で上述したと同様の欠点を有してい
た。Further, in the case of the conventional transistor amplifier circuit described above with reference to FIG. 8, it is shown in FIG. 7 except that the load resistor R1 is omitted in the conventional transistor amplifier circuit described above with reference to FIG. Although it has the same configuration as the conventional transistor amplifier circuit described above in 1. and performs the same operation as described above in FIG. 7 as described above, a detailed description thereof will be omitted, but it has been described in FIG. It had the same drawbacks as.
よって、本発明は、上述した欠点のない、新規なトラン
ジスタ増幅回路を提案せんとするものである。Therefore, the present invention proposes a novel transistor amplifier circuit without the above-mentioned drawbacks.
問題を解決するための手段 本発明によるトランジスタ増幅回路は、第５図〜第８図
で上述した従来のトランジスタ増幅回路の場合と同様
に、ベースを入力線に接続している入力用トランジスタ
と、ベースを上記入力用トランジスタのコレクタに接続
し、コレクタを第１の電源線に負荷用抵抗を通じて接続
しているとともに出力線に接続し、エミッタを低抵抗回
路を通じて上記第１の電源線と対をなす第２の電源線に
接続している出力用トランジスタとを有する。Means for Solving the Problems A transistor amplifier circuit according to the present invention includes an input transistor whose base is connected to an input line, as in the case of the conventional transistor amplifier circuit described above with reference to FIGS. The base is connected to the collector of the input transistor, the collector is connected to the first power supply line through the load resistor and the output line, and the emitter is paired with the first power supply line through the low resistance circuit. And an output transistor connected to the second power supply line.
しかしながら、本願第１番目の発明によるトランジスタ
増幅回路は、そのような構成を有するトランジスタ増幅
回路において、一端を上記入力用トランジスタのエミッ
タに接続し、他端を上記第２の電源線に接続している直
列帰還用抵抗と、一端を上記第１の電源線に接続し、他
端を上記入力用トランジスタのコレクタに接続している
他の負荷用抵抗と、ベースを上記出力用トランジスタの
コレクタに接続し、コレクタを上記第１の電源線に接続
し、エミッタを並列帰還用抵抗を通じて上記出力用トラ
ンジスタのベースに接続している並列帰還用トランジス
タとを有する。However, in the transistor amplifier circuit according to the first invention of the present application, in the transistor amplifier circuit having such a configuration, one end is connected to the emitter of the input transistor and the other end is connected to the second power supply line. Connected to the first power supply line and the other end connected to the collector of the input transistor and the other load resistor, and the base connected to the collector of the output transistor A parallel feedback transistor having a collector connected to the first power supply line and an emitter connected to the base of the output transistor through a parallel feedback resistor.
また、本願第２番目の発明によるトランジスタ増幅回路
は、上述した構成を有するトランジスタ増幅回路におい
て、一端を上記入力用トランジスタのエミッタに接続
し、他端を上記第２の電源線に接続している直列帰還用
抵抗と、ベースを上記出力用トランジスタのコレクタに
接続し、コレクタを上記第１の電源線に接続し、エミッ
タを並列帰還用抵抗を通じて上記出力用トランジスタの
ベースに接続している並列帰還用トランジスタとを有す
る。In the transistor amplifier circuit according to the second aspect of the present invention, in the transistor amplifier circuit having the above-mentioned configuration, one end is connected to the emitter of the input transistor and the other end is connected to the second power supply line. A parallel feedback resistor having a series feedback resistor and a base connected to the collector of the output transistor, a collector connected to the first power supply line, and an emitter connected to the base of the output transistor through a parallel feedback resistor. And a transistor for use.
さらに、本願第３番目の発明によるトランジスタ増幅回
路は、上述した構成を有するトランジスタ増幅回路にお
いて、ベース及びエミッタ間にバイアス用直流電源を接
続し、コレクタを上記入力用トランジスタのエミッタに
接続し、エミッタを上記第２の電源線に接続している電
流制限用トランジスタと、一端を上記第１の電源線に接
続し、他端を上記入力用トランジスタのコレクタに接続
している他の負荷用抵抗と、一端を上記低抵抗回路の中
点に接続し、他端を上記入力用トランジスタのベースに
接続しているバイアス用兼並列帰還用抵抗と、ベースを
上記出力用トランジスタのコレクタに接続し、コレクタ
を上記第１の電源線に接続し、エミッタを並列帰還用抵
抗を通じて上記出力用トランジスタのベースに接続して
いる並列帰還用トランジスタとを有する。Further, in the transistor amplifier circuit according to the third invention of the present application, in the transistor amplifier circuit having the above-mentioned configuration, a bias DC power source is connected between the base and the emitter, and a collector is connected to the emitter of the input transistor. A current limiting transistor connected to the second power supply line, and another load resistor having one end connected to the first power supply line and the other end connected to the collector of the input transistor. , One end of which is connected to the middle point of the low resistance circuit and the other end of which is connected to the base of the input transistor and a bias / parallel feedback resistor, and the base of which is connected to the collector of the output transistor. Is connected to the first power supply line, and the emitter is connected to the base of the output transistor through a parallel feedback resistor. And a Njisuta.
なおさらに、本願第４番目の発明によるトランジスタ増
幅回路は、上述した構成を有するトランジスタ増幅回路
において、ベース及びエミッタ間にバイアス用直流電源
を接続し、コレクタを上記入力用トランジスタのエミッ
タに接続し、エミッタを上記第２の電源線に接続してい
る電流制御用トランジスタと、一端を上記低抵抗回路の
中点に接続し、他端を上記入力用トランジスタのベース
に接続しているバイアス用兼並列帰還用抵抗と、ベース
を上記出力用トランジスタのコレクタに接続し、コレク
タを上記第１の電源線に接続し、エミッタを並列帰還用
抵抗を通じて上記出力用トランジスタのベースに接続し
ている並列帰還用トランジスタとを有する。Still further, in the transistor amplifier circuit according to the fourth invention of the present application, in the transistor amplifier circuit having the above-mentioned configuration, a bias DC power source is connected between the base and the emitter, and a collector is connected to the emitter of the input transistor. A current controlling transistor whose emitter is connected to the second power supply line, and a biasing and parallel connecting one end to the middle point of the low resistance circuit and the other end to the base of the input transistor. A feedback resistor and a base are connected to the collector of the output transistor, a collector is connected to the first power supply line, and an emitter is connected to the base of the output transistor through a parallel feedback resistor. And a transistor.
作用・効果 本願第１番目の発明、本願第２番目の発明、本願第３番
目の発明及び本願第４番目の発明によるトランジスタ増
幅回路は、それぞれ第５図、第６図、第７図及び第８図
で上述した従来のトランジスタ増幅回路の構成におい
て、出力用トランジスタＱ２のコレクタ及びベース間に
接続されている並列帰還用抵抗ＲＦが、ベースを出力用
トランジスタのコレクタに接続し、コレクタを第１の電
源線に接続し、エミッタを並列帰還用抵抗を通じて出力
用トランジスタのベースに接続している並列帰還用トラ
ンジスタに置換されていることを除いて、それぞれ第５
図、第６図、第７図及び第８図で上述したトランジスタ
増幅回路と同様の構成を有する。Operation / Effects The transistor amplifier circuits according to the first invention, the second invention, the third invention, and the fourth invention of the present application are respectively shown in FIGS. 5, 6, 7, and In the configuration of the conventional transistor amplifier circuit described above with reference to FIG. 8, a parallel feedback resistor RF connected between the collector and the base of the output transistor Q2 connects the base to the collector of the output transistor, and the collector is connected to the first collector. Connected to the power supply line and the emitter is replaced by a parallel feedback transistor that is connected to the base of the output transistor through a parallel feedback resistor.
It has the same configuration as the transistor amplifier circuit described above with reference to FIGS. 6, 6, 7 and 8.
このため、本願第１番目の発明、本願第２番目の発明、
本願第３番目の発明及び本願第４番目の発明によるトラ
ンジスタ増幅回路によれば、それぞれ第５図、第６図、
第７図及び第８図で上述した従来のトランジスタ増幅回
路の場合と同様に、入力線に供給される入力信号にもと
ずき、それと同相の増幅された出力信号を、出力線に、
安定に出力させることができる。Therefore, the first invention of the present application, the second invention of the present application,
According to the transistor amplifier circuit according to the third invention of the present application and the fourth invention of the present application, FIG. 5, FIG.
As in the case of the conventional transistor amplifier circuit described above with reference to FIGS. 7 and 8, an amplified output signal having the same phase as that of the input signal supplied to the input line is output to the output line,
It can output stably.
しかしながら、本願第１番目の発明、本願第２番目の発
明、本願第３番目の発明及び本願第４番目の発明による
トランジスタ増幅回路の場合、それらのいずれも、並列
帰還用トランジスタを有しているので、入力用トランジ
スタのコレクタ電流が、並列帰還用トランジスタに流れ
るとしても、出力用トランジスタのコレクタ及び第１の
電源線間に接続されている負荷用抵抗には殆んど流れな
い。However, in the case of the transistor amplifier circuits according to the first invention of the present application, the second invention of the present application, the third invention of the present application, and the fourth invention of the present application, all of them have a parallel feedback transistor. Therefore, even if the collector current of the input transistor flows through the parallel feedback transistor, it hardly flows through the load resistor connected between the collector of the output transistor and the first power supply line.
このため、入力信号が大信号である場合でも、出力信号
が、入力信号に対して逆相で得られるおそれを有しな
い。Therefore, even when the input signal is a large signal, there is no possibility that the output signal is obtained in the opposite phase to the input signal.
また、出力用トランジスタのコレクタ及びベース間に、
並列帰還用抵抗を介して、並列帰還用トランジスタのベ
ース及びエミッタが接続されている構成を有するので、
並列帰還効果を向上させるべく、並列帰還用抵抗の値を
十分小にしても、出力用トランジスタのコレクタ及びエ
ミッタ間に、所要の電圧を確保することができ、従っ
て、出力用トランジスタが所期の動作をしなくなるおそ
れが有さず、よって、出力信号を安定に得ることができ
る。Also, between the collector and base of the output transistor,
Since the base and the emitter of the parallel feedback transistor are connected through the parallel feedback resistor,
Even if the value of the resistance for parallel feedback is made small enough to improve the parallel feedback effect, a required voltage can be secured between the collector and the emitter of the output transistor. There is no possibility of stopping the operation, so that the output signal can be stably obtained.
さらに、入力用トランジスタのコレクタ電流が、上述し
たように並列帰還用トランジスタに流れるとしても、出
力用トランジスタのコレクタ及び第１の電源線間に接続
されている負荷用抵抗には殆んど流れないので、出力信
号の直流レベルを実質的に出力用トランジスタのコレク
タに流れる電流のみによって一義的に決定することがで
き、従って出力信号を所望の直流レベルを有するものと
して出力させるように構成するのが容易である。Further, even if the collector current of the input transistor flows into the parallel feedback transistor as described above, it hardly flows into the load resistor connected between the collector of the output transistor and the first power supply line. Therefore, the DC level of the output signal can be uniquely determined substantially only by the current flowing through the collector of the output transistor, and therefore the output signal can be output as having a desired DC level. It's easy.
実施例 第１図、第２図、第３図及び第４図は、それぞれ本願第
１番目の発明、本願第２番目の発明、本願第３番目の発
明及び本願第４番目の発明によるトランジスタ増幅回路
の実施例を示し、それぞれ第５図、第６図、第７図及び
第８図との対応部分には同一符号を付して示し、詳細説
明を省略する。Embodiments FIGS. 1, 2, 3, and 4 show transistor amplification according to the first invention of the present application, the second invention of the present application, the third invention of the present application, and the fourth invention of the present application, respectively. An example of the circuit is shown, and the corresponding portions to those in FIGS. 5, 6, 7, and 8 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第１図、第２図、第３図及び第４図にそれぞれ示す本願
第１番目の発明、本願第２番目の発明、本願第３番目の
発明及び本願第４番目の発明は、それぞれ第５図、第６
図、第７図及び第８図で上述した従来のトランジスタ増
幅回路の構成において、その並列帰還用抵抗ＲＦに代
え、ベースを出力用トランジスタＱ２のコレクタに接続
し、コレクタを電源線Ｅ１に接続し、エミッタを並列帰
還用抵抗ＲＦを通じて出力用トランジスタＱ２のベース
に接続していることを除いて、それぞれ第５図、第６
図、第７図及び第８図で上述したトランジスタ増幅回路
と同様の構成を有する。The first invention of the present application, the second invention of the present application, the third invention of the present application, and the fourth invention of the present application shown in FIGS. 1, 2, 3, and 4, respectively, are the fifth invention. Figure, 6th
In the configuration of the conventional transistor amplifier circuit described above with reference to FIGS. 7, 7 and 8, instead of the parallel feedback resistor RF, the base is connected to the collector of the output transistor Q2, and the collector is connected to the power supply line E1. , 6 respectively except that the emitter is connected to the base of the output transistor Q2 through the parallel feedback resistor RF.
It has the same configuration as the transistor amplifier circuit described above with reference to FIGS. 7, 7 and 8.
以上が、本願第１番目の発明、本願第２番目の発明、本
願第３番目の発明及び本願第４番目の発明によるトラン
ジスタ増幅回路の実施例の構成である。The above is the configuration of the embodiment of the transistor amplifier circuit according to the first invention, the second invention, the third invention, and the fourth invention of the present application.
このような構成を有する本願第１番目の発明、本願第２
番目の発明、本願第３番目の発明及び本願第４番目の発
明によるトランジスタ増幅回路によれば、それらが、上
述した事項を除いて、それぞれ第５図、第６図、第７図
及び第８図で上述した従来のトランジスタ増幅回路と同
様の構成を有するもので、第５図、第６図、第７図及び
第８図で上述した従来のトランジスタ増幅回路の場合と
同様に、入力線Ｔ１に供給される入力信号Ｓ１にもとず
き、それと同相の出力信号Ｓ２を出力線Ｔ２に安定に出
力させることができる。The first invention of the present application and the second invention of the present application having such a configuration
According to the transistor amplifier circuit of the third invention, the third invention of the present application, and the fourth invention of the present application, except for the matters described above, they are shown in FIGS. 5, 6, 7, and 8, respectively. It has the same configuration as the conventional transistor amplifier circuit described above with reference to the drawings, and the input line T1 is the same as in the conventional transistor amplifier circuit described above with reference to FIGS. 5, 6, 7, and 8. The output signal S2 having the same phase as that of the input signal S1 supplied to the output line T2 can be stably output to the output line T2.
しかしながら、第１図に示す本願第１番目の発明による
トランジスタ増幅回路の場合、詳細説明は省略するが、
第５図で上述した(2) 式を得た場合と同じ条件とした場
合、上述した(2) 式における分子中の−１が消えている
ことを除いて、(2) 式と同様の、次の(13)式の電圧利得
Ａｖを有する。However, in the case of the transistor amplifier circuit according to the first invention of the present application shown in FIG.
Under the same conditions as in the case of obtaining the above equation (2) in FIG. 5, except that −1 in the numerator in the above equation (2) disappears, It has a voltage gain A v of the following equation (13).
Ａｖ＝ｇm1・ｒ２・ｇm2・ｒｆ／ （ｇm1・ｒｅ＋１）・（ｇm2・ｒ２＋１）……(13) 従って、上述した(11)式の関係が生じ、そして、上述し
た(12)式の関係が生じても、出力信号Ｓ２が、入力信号
Ｓ１に対して逆相で得られるおそれを有しない。 A v = g m1 · r 2 · g m2 · r f / (g m1 · r e +1) · (g m2 · r 2 +1) ...... (13) Accordingly, the above-described (11) equation relationship occur, Then, even if the relationship of the above formula (12) occurs, there is no risk that the output signal S2 is obtained in the opposite phase to the input signal S1.
なお、上述した(4) 式及び(5) 式の関係を有していれ
ば、(13)式から、上述した(6) 式が得られるので、(6)
式で表わされる電圧利得Ａｖを有し、従って、第５図の
場合と同様に、入力用トランジスタＱ１及び出力用トラ
ンジスタＱ２にばらつきがあっても、その影響を受ける
ことなしに、増幅された出力信号Ｓ２を安定に得ること
ができる。If the above equations (4) and (5) are satisfied, the above equation (6) can be obtained from the equation (13).
It has the voltage gain A v expressed by the equation, and therefore, as in the case of FIG. 5, even if there are variations in the input transistor Q1 and the output transistor Q2, they are amplified without being affected. The output signal S2 can be stably obtained.
また、出力用トランジスタＱ２のコレクタ及びベース間
に、並列帰還用抵抗ＲＦを介して、並列帰還用トランジ
スタＱ４のベース及びエミッタが接続されている構成を
有するので、並列帰還効果を向上させるべく、並列帰還
用抵抗ＲＦの値を十分小にしても、出力用トランジスタ
Ｑ２のコレクタ及びエミッタ間に所用の電圧を確保する
ことができ、従って、出力用トランジスタＱ２が所期の
動作をしなくなるおそれを有さず、よって、出力信号Ｓ
２を安定に得ることができる。Further, since the base and the emitter of the parallel feedback transistor Q4 are connected between the collector and the base of the output transistor Q2 via the parallel feedback resistor RF, the parallel feedback effect is improved in parallel. Even if the value of the feedback resistor RF is sufficiently small, a desired voltage can be secured between the collector and the emitter of the output transistor Q2, and therefore the output transistor Q2 may not operate as expected. Therefore, the output signal S
2 can be stably obtained.
さらに、入力用トランジスタＱ１のコレクタ電流が、並
列帰還用トランジスタＱ４に流れるとしても、負荷用抵
抗Ｒ２には殆んど流れないので、出力信号Ｓ２の直列レ
ベルを実質的に入力用トランジスタＱ１のコレクタに流
れる電流のみによって一義的に決定することができ、従
って、出力信号Ｓ２を所望の直流レベルを有するものと
して出力させるように構成するのが容易である。Furthermore, even if the collector current of the input transistor Q1 flows through the parallel feedback transistor Q4, it hardly flows through the load resistor R2, so that the series level of the output signal S2 is substantially equal to the collector of the input transistor Q1. Can be uniquely determined only by the current flowing through the output terminal, and therefore the output signal S2 can be easily configured to be output as having a desired DC level.
また、第２図に示す本願第２番目の発明によるトランジ
スタ増幅回路の場合、第６図に示す従来のトランジスタ
増幅回路が、第５図に示す従来のトランジスタ増幅回路
において、その負荷用抵抗Ｒ１が省略されていることを
除いて、第５図に示す従来のトランジスタ増幅回路と同
様の構成を有している、という第５図との関係を有して
いると同様に、第１図に示すトランジスタ増幅回路の構
成において、その負荷用抵抗Ｒ１が省略されていること
を除いて、第１図に示すトランジスタ増幅回路と同様の
構成を有している、という第１図との関係を有している
ので、詳細説明は省略するが、第１図の場合と同様の優
れた作用、効果を有する。Further, in the case of the transistor amplifying circuit according to the second invention of the present application shown in FIG. 2, the conventional transistor amplifying circuit shown in FIG. 6 has the load resistance R1 of the conventional transistor amplifying circuit shown in FIG. 1 has the same configuration as that of the conventional transistor amplifier circuit shown in FIG. 5 except that it is omitted, and has the same relationship with FIG. The transistor amplifier circuit has the same configuration as that of the transistor amplifier circuit shown in FIG. 1 except that the load resistor R1 is omitted. Therefore, although detailed description is omitted, the same excellent operation and effect as in the case of FIG. 1 are obtained.
さらに、第３図に示す本願第３番目の発明によるトラン
ジスタ増幅回路の場合、詳細説明は省略するが、第７図
で上述した(8) 式を得た場合と同じ条件とした場合、上
述した(8) 式における分子中の−１が消えていることを
除いて、(8) 式と同様の、次の(14)式の電圧利得Ａｖを
有する。Further, in the case of the transistor amplifying circuit according to the third invention of the present application shown in FIG. 3, detailed description will be omitted, but under the same conditions as when the equation (8) described above in FIG. It has a voltage gain A v of the following equation (14), which is similar to the equation (8), except that −1 in the numerator in the equation (8) disappears.
Ａｖ＝ｇm1・ｇm2・ｒｆ／ （ｇm1・ｒ３＋１）・（ｇm2・ｒ２＋１）……(14) また、上述した(4) 及び(5) 式の関係を有していれば、
(14)式から、上述した(6) 式で表わされる電圧利得Ａｖ
を有する。 A v = g m1 · g m2 · r f / (g m1 · r 3 +1) · (g m2 · r 2 +1) ...... (14) also described above (4) and (5) have a relationship of Formula If you are
From the equation (14), the voltage gain A v expressed by the above equation (6)
Have.
従って、第１図で上述した本願第１番目の発明によるト
ランジスタ増幅回路の場合と同様に、出力信号Ｓ２が、
入力信号Ｓ１に対して逆相で得られるおそれが有さず、
また、出力信号Ｓ２が、入力用トランジスタＱ１及び出
力用トランジスタＱ２にばらつきがあっても、その影響
を受けることなしに、安定に得られる。Therefore, as in the case of the transistor amplifier circuit according to the first invention of the present application described above with reference to FIG. 1, the output signal S2 is
There is no possibility of being obtained in reverse phase with respect to the input signal S1,
In addition, the output signal S2 can be stably obtained without being affected by variations in the input transistor Q1 and the output transistor Q2.
さらに、第１図の場合と同様に、出力用トランジスタＱ
２のコレクタ及びエミッタ間に所用の電圧を確保するこ
とができるので、出力信号Ｓ２を安定に得ることができ
る。Further, as in the case of FIG. 1, the output transistor Q
Since a required voltage can be secured between the two collectors and emitters, the output signal S2 can be stably obtained.
また、第１図の場合と同様に、入力用トランジスタＱ１
のコレクタ電流が、負荷用抵抗Ｒ２に殆んど流れないの
で、出力信号Ｓ２を所望の直流レベルを有するものとし
て出力させるように構成するのが容易である。Further, as in the case of FIG. 1, the input transistor Q1
Almost no collector current flows through the load resistor R2, so that it is easy to configure the output signal S2 to be output as having a desired DC level.
また、第４図に示す本願第４番目の発明によるトランジ
スタ増幅回路の場合、第８図に示す従来のトランジスタ
増幅回路が、第７図に示す従来のトランジスタ増幅回路
において、その負荷用抵抗Ｒ１が省略されていることを
除いて、第７図に示す従来のトランジスタ増幅回路と同
様の構成を有している、という第７図との関係を有して
いると同様に、第３図に示すトランジスタ増幅回路の構
成において、その負荷用抵抗Ｒ１が省略されていること
を除いて、第３図に示すトランジスタ増幅回路と同様の
構成を有している、という第３図との関係を有している
ので、詳細説明は省略するが、第３図の場合と同様の優
れた作用、効果を有する。Further, in the case of the transistor amplifier circuit according to the fourth invention of the present application shown in FIG. 4, the conventional transistor amplifier circuit shown in FIG. 8 is the same as the conventional transistor amplifier circuit shown in FIG. It has the same configuration as the conventional transistor amplifier circuit shown in FIG. 7 except that it is omitted, and it has the same relationship with FIG. The transistor amplifier circuit has the same configuration as that of the transistor amplifier circuit shown in FIG. 3 except that the load resistor R1 is omitted. Therefore, although the detailed description is omitted, the same excellent operation and effect as in the case of FIG. 3 are obtained.
第１図、第２図、第３図及び第４図は、それぞれ本発明
によるトランジスタ増幅回路の実施例を示す接続図であ
る。 第５図、第６図、第７図及び第８図は、それぞれ従来の
トランジスタ増幅回路を示す接続図である。 Ｑ１……入力用トランジスタ Ｑ２……出力用トランジスタ Ｑ３……電流制限用トランジスタ Ｑ４……並列帰還用トランジスタ ＲＥ……直列帰還用抵抗 Ｒ１、Ｒ２……負荷用抵抗 ＲＣ……低抵抗回路 ＲＦ……並列帰還用抵抗 ＲＢ……バイアス用兼並列帰還用抵抗 Ｔ１……入力線 Ｔ２……出力線1, FIG. 2, FIG. 3 and FIG. 4 are connection diagrams showing embodiments of the transistor amplifier circuit according to the present invention. 5, FIG. 6, FIG. 7 and FIG. 8 are connection diagrams showing conventional transistor amplifier circuits, respectively. Q1 …… Input transistor Q2 …… Output transistor Q3 …… Current limiting transistor Q4 …… Parallel feedback transistor RE …… Series feedback resistor R1, R2 …… Load resistor RC …… Low resistance circuit RF …… Parallel feedback resistor RB …… Bias and parallel feedback resistor T1 …… Input line T2 …… Output line
Claims (4)
ンジスタと、 ベースを上記入力用トランジスタのコレクタに接続し、
コレクタを第１の電源線に負荷用抵抗を通じて接続して
いるとともに出力線に接続し、エミッタを低抵抗回路を
通じて上記第１の電源線と対をなす第２の電源線に接続
している出力用トランジスタとを有するトランジスタ増
幅回路において、 一端を上記入力用トランジスタのエミッタに接続し、他
端を上記第２の電源線に接続している直列帰還用抵抗
と、 一端を上記第１の電源線に接続し、他端を上記入力用ト
ランジスタのコレクタに接続している他の負荷用抵抗
と、 ベースを上記出力用トランジスタのコレクタに接続し、
コレクタを上記第１の電源線に接続し、エミッタを並列
帰還用抵抗を通じて上記出力用トランジスタのベースに
接続している並列帰還用トランジスタとを有することを
特徴とするトランジスタ増幅回路。1. An input transistor having a base connected to an input line, and a base connected to a collector of the input transistor,
An output in which a collector is connected to a first power supply line through a load resistor and is also connected to an output line, and an emitter is connected through a low resistance circuit to a second power supply line paired with the first power supply line. And a series feedback resistor having one end connected to the emitter of the input transistor and the other end connected to the second power supply line, and one end of the first power supply line. And another load resistor having the other end connected to the collector of the input transistor, and the base connected to the collector of the output transistor,
A parallel feedback transistor having a collector connected to the first power supply line and an emitter connected to the base of the output transistor through a parallel feedback resistor.
ンジスタと、 ベースを上記入力用トランジスタのコレクタに接続し、
コレクタを第１の電源線に負荷用抵抗を通じて接続して
いるとともに出力線に接続し、エミッタを低抵抗回路を
通じて上記第１の電源線と対をなす第２の電源線に接続
している出力用トランジスタとを有するトランジスタ増
幅回路において、 一端を上記入力用トランジスタのエミッタに接続し、他
端を上記第２の電源線に接続している直列帰還用抵抗
と、 ベースを上記出力用トランジスタのコレクタに接続し、
コレクタを上記第１の電源線に接続し、エミッタを並列
帰還用抵抗を通じて上記出力用トランジスタのベースに
接続している並列帰還用トランジスタとを有することを
特徴とするトランジスタ増幅回路。2. An input transistor having a base connected to an input line, and a base connected to the collector of the input transistor,
An output in which a collector is connected to a first power supply line through a load resistor and is also connected to an output line, and an emitter is connected through a low resistance circuit to a second power supply line paired with the first power supply line. A transistor amplifying circuit having a transistor for output, a series feedback resistor having one end connected to the emitter of the input transistor and the other end connected to the second power supply line, and a base connected to the collector of the output transistor. Connect to
A parallel feedback transistor having a collector connected to the first power supply line and an emitter connected to the base of the output transistor through a parallel feedback resistor.
ンジスタと、 ベースを上記入力用トランジスタのコレクタに接続し、
コレクタを第１の電源線に負荷用抵抗を通じて接続して
いるとともに出力線に接続しエミッタを低抵抗回路を通
じて上記第１の電源線と対をなす第２の電源線に接続し
ている出力用トランジスタとを有するトランジスタ増幅
回路において、 ベース及びエミッタ間にバイアス用直流電源を接続し、
コレクタを上記入力用トランジスタのエミッタに接続
し、エミッタを上記第２の電源線に接続している電流制
限用トランジスタと、 一端を上記第１の電源線に接続し、他端を上記入力用ト
ランジスタのコレクタに接続している他の負荷用抵抗
と、 一端を上記低抵抗回路の中点に接続し、他端を上記入力
用トランジスタのベースに接続しているバイアス用兼並
列帰還用抵抗と、 ベースを上記出力用トランジスタのコレクタに接続し、
コレクタを上記第１の電源線に接続し、エミッタを並列
帰還用抵抗を通じて上記出力用トランジスタのベースに
接続している並列帰還用トランジスタとを有することを
特徴とするトランジスタ増幅回路。3. An input transistor having a base connected to an input line, and a base connected to the collector of the input transistor,
For output in which the collector is connected to the first power supply line through a load resistor and is also connected to the output line, and the emitter is connected through a low resistance circuit to the second power supply line paired with the first power supply line. In a transistor amplifier circuit having a transistor, a bias DC power supply is connected between the base and the emitter,
A current limiting transistor having a collector connected to the emitter of the input transistor and an emitter connected to the second power supply line; and one end connected to the first power supply line and the other end connected to the input transistor. Another load resistor connected to the collector of, and one bias and parallel feedback resistor whose one end is connected to the middle point of the low resistance circuit and the other end is connected to the base of the input transistor. Connect the base to the collector of the output transistor,
A parallel feedback transistor having a collector connected to the first power supply line and an emitter connected to the base of the output transistor through a parallel feedback resistor.
ンジスタと、 ベースを上記入力用トランジスタのコレクタに接続し、
コレクタを第１の電源線に負荷用抵抗を通じて接続して
いるとともに出力線に接続し、エミッタを低抵抗回路を
通じて上記第１の電源線と対をなす第２の電源線に接続
している出力用トランジスタとを有するトランジスタ増
幅回路において、 ベース及びエミッタ間にバイアス用直流電源を接続し、
コレクタを上記入力用トランジスタのエミッタに接続
し、エミッタを上記第２の電源線に接続している電流制
限用トランジスタと、 一端を上記低抵抗回路の中点に接続し、他端を上記入力
用トランジスタのベースに接続しているバイアス用兼並
列帰還用抵抗と、 ベースを上記出力用トランジスタのコレクタに接続し、
コレクタを上記第１の電源線に接続し、エミッタを並列
帰還用抵抗を通じて上記出力用トランジスタのベースに
接続している並列帰還用トランジスタとを有することを
特徴とするトランジスタ増幅回路。4. An input transistor having a base connected to an input line, and a base connected to the collector of the input transistor,
An output in which a collector is connected to a first power supply line through a load resistor and is also connected to an output line, and an emitter is connected through a low resistance circuit to a second power supply line paired with the first power supply line. In a transistor amplifier circuit having a transistor for use, a bias DC power supply is connected between the base and the emitter,
A current limiting transistor having a collector connected to the emitter of the input transistor and an emitter connected to the second power supply line, and one end connected to the middle point of the low resistance circuit and the other end connected to the input. Bias and parallel feedback resistor connected to the base of the transistor, and the base connected to the collector of the output transistor,
A parallel feedback transistor having a collector connected to the first power supply line and an emitter connected to the base of the output transistor through a parallel feedback resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213707A JPH0659015B2 (en) | 1985-09-25 | 1985-09-25 | Transistor amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213707A JPH0659015B2 (en) | 1985-09-25 | 1985-09-25 | Transistor amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272212A JPS6272212A (en) | 1987-04-02 |
| JPH0659015B2 true JPH0659015B2 (en) | 1994-08-03 |
Family
ID=16643652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213707A Expired - Fee Related JPH0659015B2 (en) | 1985-09-25 | 1985-09-25 | Transistor amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659015B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4701911B2 (en) | 2005-08-08 | 2011-06-15 | 三菱自動車工業株式会社 | Window opening structure for vehicle doors |
| US7265632B2 (en) * | 2005-11-17 | 2007-09-04 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Amplifier circuit, and system incorporating same |
| JP5487580B2 (en) * | 2008-08-28 | 2014-05-07 | 富士通株式会社 | Amplifier circuit |
-
1985
- 1985-09-25 JP JP60213707A patent/JPH0659015B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272212A (en) | 1987-04-02 |
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