JPS6120445A - エラ−検出回路 - Google Patents
エラ−検出回路Info
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- JPS6120445A JPS6120445A JP14029184A JP14029184A JPS6120445A JP S6120445 A JPS6120445 A JP S6120445A JP 14029184 A JP14029184 A JP 14029184A JP 14029184 A JP14029184 A JP 14029184A JP S6120445 A JPS6120445 A JP S6120445A
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- Japan
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- circuit
- data
- register
- bit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ処理装置における各種対象回路のデー
タおよび動作の正常性をチェック漬るだめのエラー検出
回路に関し、特にパリティチェックによってエラー検出
する場合のエラー検出能力を向上するための改良に関す
る。
タおよび動作の正常性をチェック漬るだめのエラー検出
回路に関し、特にパリティチェックによってエラー検出
する場合のエラー検出能力を向上するための改良に関す
る。
従来技術
従来から、情報処理装置のデータ・インテグリテイを保
証する為に種々の方式が開発されているが、代表的な手
法としてパリティチェックが一般的に使用されている。
証する為に種々の方式が開発されているが、代表的な手
法としてパリティチェックが一般的に使用されている。
パリティチェックは、処理装置内を移動するデータに対
して冗長ビットを竹刀口し、この冗長ビットを含めたデ
ータの°“１″の数の偶奇をチェックするものであり、
１ビツトエラーに対して極めて効果のある手法である。
して冗長ビットを竹刀口し、この冗長ビットを含めたデ
ータの°“１″の数の偶奇をチェックするものであり、
１ビツトエラーに対して極めて効果のある手法である。
しかし、チェック対象回路のデータバス選択制御信号や
、レジスタセット信号等を発生する制御系に故障が発生
した場合や、選択回路の故障等に対しては、エラー検出
できない場合が多いという欠点がある。例えば、データ
バス選択信号が故障して、誤まったデータバスを選択し
たような場合でも・、誤まった側のデータのパリティチ
ェックが１Ｆ常であればエラー検出がなされず、その誤
まったデータをそのまま使用して処理が進行される。
、レジスタセット信号等を発生する制御系に故障が発生
した場合や、選択回路の故障等に対しては、エラー検出
できない場合が多いという欠点がある。例えば、データ
バス選択信号が故障して、誤まったデータバスを選択し
たような場合でも・、誤まった側のデータのパリティチ
ェックが１Ｆ常であればエラー検出がなされず、その誤
まったデータをそのまま使用して処理が進行される。
また、レジスタセット信号が故障して新しいデー夕がセ
ットされないような場合でも、以前にレジスタにセット
された古いデータのパリティが正常であれば、エラー検
出がされないのである。
ットされないような場合でも、以前にレジスタにセット
された古いデータのパリティが正常であれば、エラー検
出がされないのである。
従って、パリティチェックを使用した従来のエラー検出
回路はエラー検出能力が低く、制御系を含めた処理装置
全体のエラー検出が困難であるという欠点がある。
回路はエラー検出能力が低く、制御系を含めた処理装置
全体のエラー検出が困難であるという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、対象回路
を複数のサブ回路に分割し、それぞれのサブ回路によっ
てデータバスを分割することにより、制御系を含めた全
体のエラー検出能力を向上させたエラー検出回路を提供
することにある。
を複数のサブ回路に分割し、それぞれのサブ回路によっ
てデータバスを分割することにより、制御系を含めた全
体のエラー検出能力を向上させたエラー検出回路を提供
することにある。
発明の構成
本発明のエラー検出回路は、パリティチェック回路を備
えて、チェック対象回路の出力データをパリティチェッ
クすることによってチェック対象回路の動作エラーを検
出するデータ処理装置において、前記チェック対象回路
を複数のサブ回路に分割し１分割された各サブ回路に対
応してそれぞれ独立に設置された同一機能を有する複数
の制御回路を備えて、前記複数のサブ回路の出力データ
を総合して前記パリティチェック回路に入力させること
を特徴とする。
えて、チェック対象回路の出力データをパリティチェッ
クすることによってチェック対象回路の動作エラーを検
出するデータ処理装置において、前記チェック対象回路
を複数のサブ回路に分割し１分割された各サブ回路に対
応してそれぞれ独立に設置された同一機能を有する複数
の制御回路を備えて、前記複数のサブ回路の出力データ
を総合して前記パリティチェック回路に入力させること
を特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、チェック対象回路３は、８ビツトのデータＡ
（Ａ、〜Ａ’／）とそのパリティビットＡＰおよび８
ビツトのデータＢ （Ｂ、〜Ｂ７）とそのパリティビッ
トＢｐ とをそれぞれ２つのサブ回路４および５に分割
して入力させる。サブ回路４は、４ビツト分２入力回路
の選択回路７とレジスタ９からなり、サブ回路５は、５
ビツト分２入力回路の選択回路８とレジスタｌＯとから
なり、そのうちの１ビツトがパリティビットに割当てら
れている。上記サブ回路４．５は、それぞれ制御回路１
．２によって独立に制御される。
（Ａ、〜Ａ’／）とそのパリティビットＡＰおよび８
ビツトのデータＢ （Ｂ、〜Ｂ７）とそのパリティビッ
トＢｐ とをそれぞれ２つのサブ回路４および５に分割
して入力させる。サブ回路４は、４ビツト分２入力回路
の選択回路７とレジスタ９からなり、サブ回路５は、５
ビツト分２入力回路の選択回路８とレジスタｌＯとから
なり、そのうちの１ビツトがパリティビットに割当てら
れている。上記サブ回路４．５は、それぞれ制御回路１
．２によって独立に制御される。
選択回路７にはデータＡの上位４ビツトのデータＡ０〜
Ａ３と、データＢの」二位４ビットＢ６〜Ｂ３を入力さ
せ、選択回路７は制御回路ｌから供給される選択制御信
号４０によって指定されたデータを選択してレジスタ９
に出力する。レジスタ９は、制御回路ｌから供給される
レジスタセット信号５０によって選択回路７の出力デー
タを格納し、レジスタ出力信号６０をパリティチェック
回路６に入力させる。サブ回路５は、選択回路８とレジ
スタｌＯから構成される０選択回路８はデータＡの下位
４どットＡ４〜Ａ７とパリティビットＡＰ、およびデー
タＢの下位４ビットＢ４〜Ｂ、とパリティヒラ）Ｂｐと
を入力し、制御回路２から供給される選択制御信号４１
によって一方のデータおよびパリティビットを選択して
レジスタ１０に出力する。レジスタ１０は制御回路２か
らのレジスタセット信号５１によって上記データをセッ
トして、レジスタ出力信号６１をパリティチェック回路
６に入力させる。
Ａ３と、データＢの」二位４ビットＢ６〜Ｂ３を入力さ
せ、選択回路７は制御回路ｌから供給される選択制御信
号４０によって指定されたデータを選択してレジスタ９
に出力する。レジスタ９は、制御回路ｌから供給される
レジスタセット信号５０によって選択回路７の出力デー
タを格納し、レジスタ出力信号６０をパリティチェック
回路６に入力させる。サブ回路５は、選択回路８とレジ
スタｌＯから構成される０選択回路８はデータＡの下位
４どットＡ４〜Ａ７とパリティビットＡＰ、およびデー
タＢの下位４ビットＢ４〜Ｂ、とパリティヒラ）Ｂｐと
を入力し、制御回路２から供給される選択制御信号４１
によって一方のデータおよびパリティビットを選択して
レジスタ１０に出力する。レジスタ１０は制御回路２か
らのレジスタセット信号５１によって上記データをセッ
トして、レジスタ出力信号６１をパリティチェック回路
６に入力させる。
制御回路１と２とは同一の機能を有し、正常に動作して
いるときは選択制御信号４０と４１は同じ値であり、レ
ジスタセット信号５０と５１も同一の値である。従って
、例えば選択制御信号４０．４１が０°°のときは、選
択回路７はデータＡ６〜Ａ３を選択し、選択回路８はデ
ータＡ４〜Ａ７とパリティビットＡ＋・を選択する。選
択制御信号４０．４１が“１″のときは、データＢ０〜
Ｂ３．およびデータＢ４〜Ｂ７とパリティビットＢＰと
がそれぞれ選択される。選択回路７，８の出力は、レジ
スタセット信号５０ 、５１がｌ″になったとき、それ
ぞれレジスタ９ 、１０にセットされる。また、レジス
タセット信号５０．５１が°０″のときは、レジスタ９
．】０はそれぞれ以前のセット内容をホールトしている
。
いるときは選択制御信号４０と４１は同じ値であり、レ
ジスタセット信号５０と５１も同一の値である。従って
、例えば選択制御信号４０．４１が０°°のときは、選
択回路７はデータＡ６〜Ａ３を選択し、選択回路８はデ
ータＡ４〜Ａ７とパリティビットＡ＋・を選択する。選
択制御信号４０．４１が“１″のときは、データＢ０〜
Ｂ３．およびデータＢ４〜Ｂ７とパリティビットＢＰと
がそれぞれ選択される。選択回路７，８の出力は、レジ
スタセット信号５０ 、５１がｌ″になったとき、それ
ぞれレジスタ９ 、１０にセットされる。また、レジス
タセット信号５０．５１が°０″のときは、レジスタ９
．】０はそれぞれ以前のセット内容をホールトしている
。
レジスタ９と１０のレジスタ出力信号６０．８１がパリ
ティチェック回路６に入力され、例えばデータＡ０〜Ａ
７とそのパリティビットＡＰの゛ｌパの数がチェックさ
れ、データおよび動作の正常性がチェックされる。パリ
ティチェック回路６は、” ｌ ”の数が４数のときは
エラー信号７ｏを°゛０パとし、１°′の数が偶数のと
きはエラー信号７０を” １ ”として出力する。
ティチェック回路６に入力され、例えばデータＡ０〜Ａ
７とそのパリティビットＡＰの゛ｌパの数がチェックさ
れ、データおよび動作の正常性がチェックされる。パリ
ティチェック回路６は、” ｌ ”の数が４数のときは
エラー信号７ｏを°゛０パとし、１°′の数が偶数のと
きはエラー信号７０を” １ ”として出力する。
次に、本実施例の動作について説明する。今、第２図（
Ａ）に示すように、データＡが°’０００１００１１″
でそのパリティビットＡＰが“°０”であり、同図（Ｅ
）に示すようにデータＢが’００１１ｏｏｏｏ ”であ
ってそのパリティビットＢＰが１°゛であるものとする
と、選択回路７には、データＡの上位４ビツト”０００
１″と、データＢの上位４ピツ） ”００１１”が入力
され、選択回路８にはデータＡの下位４ビツトとパリテ
ィビットＡＰからなる５ビツトのデータ゛’００１１０
”と、データＢの下位４ビツトとパリティビットＢＰか
らなるデーダ’００００１”とが入力されている。
Ａ）に示すように、データＡが°’０００１００１１″
でそのパリティビットＡＰが“°０”であり、同図（Ｅ
）に示すようにデータＢが’００１１ｏｏｏｏ ”であ
ってそのパリティビットＢＰが１°゛であるものとする
と、選択回路７には、データＡの上位４ビツト”０００
１″と、データＢの上位４ピツ） ”００１１”が入力
され、選択回路８にはデータＡの下位４ビツトとパリテ
ィビットＡＰからなる５ビツトのデータ゛’００１１０
”と、データＢの下位４ビツトとパリティビットＢＰか
らなるデーダ’００００１”とが入力されている。
一方、レジスタ９およびｌＯには、同図（Ｃ）に示すよ
うに、それぞれ以前にセットされたデータの上位４ビツ
ト”０１００”および下位４ビツトとパリティビット°
“ｏｏｏｏｏ”がホールドされているものとする。上記
２つのデータを総合すると°“ｌ ”の数が１個であり
、正しい奇数パリティとなっている。
うに、それぞれ以前にセットされたデータの上位４ビツ
ト”０１００”および下位４ビツトとパリティビット°
“ｏｏｏｏｏ”がホールドされているものとする。上記
２つのデータを総合すると°“ｌ ”の数が１個であり
、正しい奇数パリティとなっている。
今、例えばデータＢを選択して各レジスタに分割してセ
ットする場合を考えると、先ず選択制御信号４０．４１
が゛１パとされて選択回路７および８はいずれもデータ
Ｂを選択出力する。そしてレジスタセット信号５０ 、
５１が１°゛となると、レジスタ９には“００１１“′
がセットされ、レジスタ１０には”００００１“がセッ
トされる（同図（Ｄ）参照）。この場合” ｌ ”の数
は３個で、正しい奇数パリティとなっている。従って、
パリティチェック回路６はパリティチェックの結果、エ
ラー信号７０を” ｏ ”として出力し、データおよび
選択動作の正常性が保証される。
ットする場合を考えると、先ず選択制御信号４０．４１
が゛１パとされて選択回路７および８はいずれもデータ
Ｂを選択出力する。そしてレジスタセット信号５０ 、
５１が１°゛となると、レジスタ９には“００１１“′
がセットされ、レジスタ１０には”００００１“がセッ
トされる（同図（Ｄ）参照）。この場合” ｌ ”の数
は３個で、正しい奇数パリティとなっている。従って、
パリティチェック回路６はパリティチェックの結果、エ
ラー信号７０を” ｏ ”として出力し、データおよび
選択動作の正常性が保証される。
次に、制御回路ｌが故障して、選択制御信号４０が°゛
０”′になった場合を考えると、選択回路７が選択を誤
って、データＡの上位４ビツト“０００１””を出力し
、これがレジスタ９にセットされる。選択回路８は、止
しい選択によりデータＢの下位４ビツトとパリティビッ
トＢＰ、すなわち００００１”を出力し、これがレジス
タ１０にセットされる。従つて、同図（Ｅ）に示すよう
に、レジスタ９とｌＯの°゛ｌ°′の数が２個となり、
パリティチェック回路６によってエラーとして検出され
、エラー信号７０が°“ｌ ”に付勢される。
０”′になった場合を考えると、選択回路７が選択を誤
って、データＡの上位４ビツト“０００１””を出力し
、これがレジスタ９にセットされる。選択回路８は、止
しい選択によりデータＢの下位４ビツトとパリティビッ
トＢＰ、すなわち００００１”を出力し、これがレジス
タ１０にセットされる。従つて、同図（Ｅ）に示すよう
に、レジスタ９とｌＯの°゛ｌ°′の数が２個となり、
パリティチェック回路６によってエラーとして検出され
、エラー信号７０が°“ｌ ”に付勢される。
また、制御回路ｌの故障でレジスタセット信号５０が発
生しなかった場合は、選択回路７および８は共に正しい
データＢを選択するが、レジスタ９が更新されず、その
内容は以前のデータをホールドした才まの°’ ０１０
０”である（同図（Ｆ）参照）。一方、レジスタ１０に
は正しいデータ”００００１”がセットされる。従って
、レジスタ９と１０の°゛１″の数が２個となり、パリ
ティチェック回路６によってエラーとして検出される。
生しなかった場合は、選択回路７および８は共に正しい
データＢを選択するが、レジスタ９が更新されず、その
内容は以前のデータをホールドした才まの°’ ０１０
０”である（同図（Ｆ）参照）。一方、レジスタ１０に
は正しいデータ”００００１”がセットされる。従って
、レジスタ９と１０の°゛１″の数が２個となり、パリ
ティチェック回路６によってエラーとして検出される。
すなわち、本実施例は、データそのもののエラーチェッ
クのみならず、制御回路等のエラーも検出することが可
能であり、装置の信頼性が向上するという効果がある。
クのみならず、制御回路等のエラーも検出することが可
能であり、装置の信頼性が向上するという効果がある。
上述は、チェック対象回路を２つのサブ回路に分割した
実施例であるが、３回路以上のサブ回路に分割しても同
様にしてエラー検出することができることは勿論である
。
実施例であるが、３回路以上のサブ回路に分割しても同
様にしてエラー検出することができることは勿論である
。
なお、制御回路を複数個設けることにより、制御信号の
データバスへの駆動能力が高くなるという利点がある。
データバスへの駆動能力が高くなるという利点がある。
発明の効果
以上のように、本発明においては、チェック対象回路を
複数のサブ回路に分割し、各サブ回路をそれぞれ独立し
た制御回路で個別に制御し、複数のサブ回路の出力デー
タを総合してパリティチェックするように構成したから
、データエラーのみでなく、制御回路のエラー等も検出
することがｒｑ能となり、装置の信頼性が向トするとい
う効果がある。
複数のサブ回路に分割し、各サブ回路をそれぞれ独立し
た制御回路で個別に制御し、複数のサブ回路の出力デー
タを総合してパリティチェックするように構成したから
、データエラーのみでなく、制御回路のエラー等も検出
することがｒｑ能となり、装置の信頼性が向トするとい
う効果がある。
第１図は本発明の−・実施例を示すブロック図。
第２図はＬ記実流側の各部データ信号の一例を示す図で
ある。 図において、１．２二制御回路、３：チェック対象回路
、４，５：サブ回路、６：パリティチェック回路、７．
８：選択回路、９．１０：レジスＣ（”２図 ０１２ｊ ４ （Ａ） ｒ＝−ｑＡ” ＯＯＯＩ ０（Ｂ） デ
゛−９Ｂ”００１１ Ｑ（Ｄ） ’
ＯＯ＋ ＋ ” −０喝 （ニー１−） ５６７ Ｐ ０００ ル シ゛スタ１０め内容 ｏｏｏ。
ある。 図において、１．２二制御回路、３：チェック対象回路
、４，５：サブ回路、６：パリティチェック回路、７．
８：選択回路、９．１０：レジスＣ（”２図 ０１２ｊ ４ （Ａ） ｒ＝−ｑＡ” ＯＯＯＩ ０（Ｂ） デ
゛−９Ｂ”００１１ Ｑ（Ｄ） ’
ＯＯ＋ ＋ ” −０喝 （ニー１−） ５６７ Ｐ ０００ ル シ゛スタ１０め内容 ｏｏｏ。
Claims (1)
- パリティチェック回路を備えて、チェック対象回路の出
力データをパリティチェックすることによってチェック
対象回路の動作エラーを検出するデータ処理装置におい
て、前記チェック対象回路を複数のサブ回路に分割し、
分割された各サブ回路に対応してそれぞれ独立に設置さ
れた同一機能を有する複数の制御回路を備えて、前記複
数のサブ回路の出力データを総合して前記パリティチェ
ック回路に入力させることを特徴とするエラー検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14029184A JPS6120445A (ja) | 1984-07-06 | 1984-07-06 | エラ−検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14029184A JPS6120445A (ja) | 1984-07-06 | 1984-07-06 | エラ−検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120445A true JPS6120445A (ja) | 1986-01-29 |
Family
ID=15265373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14029184A Pending JPS6120445A (ja) | 1984-07-06 | 1984-07-06 | エラ−検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120445A (ja) |
-
1984
- 1984-07-06 JP JP14029184A patent/JPS6120445A/ja active Pending
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