JPS61192685U - - Google Patents
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- Publication number
- JPS61192685U JPS61192685U JP7347785U JP7347785U JPS61192685U JP S61192685 U JPS61192685 U JP S61192685U JP 7347785 U JP7347785 U JP 7347785U JP 7347785 U JP7347785 U JP 7347785U JP S61192685 U JPS61192685 U JP S61192685U
- Authority
- JP
- Japan
- Prior art keywords
- negative
- semiconductor switch
- terminal
- gate
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000001939 inductive effect Effects 0.000 description 1
Landscapes
- Circuit Arrangements For Discharge Lamps (AREA)
- Power Conversion In General (AREA)
Description
第1図は本考案の一実施例である半導体スイツ
チ回路を使用した放電灯点灯回路の電気回路図で
ある。第2図はSCRの漏れ電流温度特性を示す
図、第3図はSCRのゲート回路説明図、第4図
はSCRの温度とターン・オフ・タイムの関係図
、第5図は従来の半導体スイツチ回路による放電
灯点灯回路の電気回路図、第6図は非直線性誘電
体素子の印加電圧―蓄積電荷量のヒステリシス特
性を示す図である。 1……放電灯、2……誘導性安定器、4……半
導体スイツチ回路、SCR……三端子サイリスタ
、NL……非直線性誘電体素子、R……抵抗、C
……コンデンサ、R1〜R7……抵抗、C1〜C
3……コンデンサ、D1〜D6……ダイオード。
チ回路を使用した放電灯点灯回路の電気回路図で
ある。第2図はSCRの漏れ電流温度特性を示す
図、第3図はSCRのゲート回路説明図、第4図
はSCRの温度とターン・オフ・タイムの関係図
、第5図は従来の半導体スイツチ回路による放電
灯点灯回路の電気回路図、第6図は非直線性誘電
体素子の印加電圧―蓄積電荷量のヒステリシス特
性を示す図である。 1……放電灯、2……誘導性安定器、4……半
導体スイツチ回路、SCR……三端子サイリスタ
、NL……非直線性誘電体素子、R……抵抗、C
……コンデンサ、R1〜R7……抵抗、C1〜C
3……コンデンサ、D1〜D6……ダイオード。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 交流入力電圧の正及び負の両サイクルにお
いて導通し得るように交流入力端子に接続された
三端子サイリスタと、前記三端子サイリスタの正
又は負の何れか一方のサイクルの導通時に、この
三端子サイリスタに対して直列となるように接続
される非直線性誘電体素子とを備えた半導体スイ
ツチ回路において、前記三端子サイリスタは、正
または負の一方のサイクル時に前記交流入力電圧
を分圧してゲートを駆動する回路と、正または負
の一方のサイクル時に電荷が蓄積され、この蓄積
電荷を他のサイクル時にゲートに与えて三端子サ
イリスタの導通を維持する抵抗と直列接続された
コンデンサからなるゲート回路とを備え、このゲ
ート回路に対して並列に負特性サーミスタを接続
したことを特徴とする半導体スイツチ回路。 (2) 前記負特性サーミスタを、周囲温度−10
℃〜10℃で数百KΩ〜数十KΩ、常温で数十K
Ω〜数KΩ、80℃〜100℃で1〜5KΩの値
のものとしたことを特徴とする実用新案登録請求
の範囲第1項記載の半導体スイツチ回路。 (3) 前記負特性サーミスタに抵抗を直列または
並列接続したものを前記ゲート回路に対して並列
に接続したことを特徴とする実用新案登録請求の
範囲第1項または第2項記載の半導体スイツチ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7347785U JPS61192685U (ja) | 1985-05-20 | 1985-05-20 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7347785U JPS61192685U (ja) | 1985-05-20 | 1985-05-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61192685U true JPS61192685U (ja) | 1986-11-29 |
Family
ID=30612880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7347785U Pending JPS61192685U (ja) | 1985-05-20 | 1985-05-20 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61192685U (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS448649Y1 (ja) * | 1966-01-25 | 1969-04-08 |
-
1985
- 1985-05-20 JP JP7347785U patent/JPS61192685U/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS448649Y1 (ja) * | 1966-01-25 | 1969-04-08 |
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