JPS61187365A - Manufacture of semiconductor device - Google Patents
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- H01L29/732—Vertical transistors
Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、ベース領域を小型化したプレーナ型バイポー
ラ半導体装置を製造する方法に於いて、ベース領域及び
エミッタ領域は工程の初期に規定された同一の開口を利
用して形成され、該ベース領域は導電膜からの不純物拡
散で形成されたベース・コンタクト領域を介して該導電
膜に依り他の領域との位置合わせに無関係な適当な部分
で引き出され、また、前記エミッタ領域の周辺には、そ
れを取り囲むように酸化膜が形成されていること −に
依り、各領域或いは電極を形成する際の位置合わせをす
る工程数や位置合わせ余裕をとることの必要性が低減さ
れ、更に、ベース領域はそれが機能する為の最小限の面
積になっていて、ベース電極の引き出しの為にベース領
域の面積が太き（なるようなことはなく、従って、ベー
ス領域に於ける接合容量が小さくなることは勿論、エミ
ッタ領域に於ける接合容量も小さくすることができるも
のである。Detailed Description of the Invention [Summary] The present invention provides a method for manufacturing a planar bipolar semiconductor device with a miniaturized base region, in which the base region and the emitter region have the same opening defined at the beginning of the process. The base region is drawn out by the conductive film through a base contact region formed by impurity diffusion from the conductive film at an appropriate portion unrelated to alignment with other regions, and , An oxide film is formed around the emitter region so as to surround it. -Due to this, it is necessary to take the number of alignment steps and alignment margin when forming each region or electrode. In addition, the base area has a minimum area for its function, and the area of the base area is not large due to the extraction of the base electrode. Of course, the junction capacitance in the emitter region can be reduced as well as the junction capacitance in the emitter region.
本発明は、プレーナ型バイポーラ半導体装置を製造する
方法の改良に関する。The present invention relates to improvements in methods for manufacturing planar bipolar semiconductor devices.
第２図は従来の技術に依り製造された通常のプレーナ型
バイポーラ半導体装置の要部切断側面図を表している。FIG. 2 shows a cutaway side view of essential parts of a typical planar bipolar semiconductor device manufactured by the conventional technique.
図に於いて、１はｐ型シリコン半導体基板、２はｎ＋型
埋め込み層、３はエピタキシャル成長法で形成されたｎ
型シリコン半導体層、４は二酸化シリコン（ＳｉＯｚ）
からなる絶縁膜、５はｐ＋型素子間分Ｍ８Ｎ域、６はｎ
＋型コレクタ・コンタクト領域、７はｐ型ベース領域、
８はｎ＋型エミッタ領域、９はエミッタ電橋、１０はベ
ース電極、１１はコレクタ電極をそれぞれ示している。In the figure, 1 is a p-type silicon semiconductor substrate, 2 is an n+ type buried layer, and 3 is an n+ type silicon semiconductor substrate formed by epitaxial growth.
type silicon semiconductor layer, 4 is silicon dioxide (SiOz)
5 is the M8N region between the p+ type elements, 6 is the n
+ type collector contact region, 7 is p type base region,
Reference numeral 8 indicates an n+ type emitter region, 9 an emitter bridge, 10 a base electrode, and 11 a collector electrode.
図示の半導体装置では、エミッタ電橋９とベース電極１
０との絶縁を確保する為、成る程度、それ等の間の距離
をとる必要があり、従って、ベース領域７はエミッタ領
域８よりもかなり大型になり、また、ベース領域７、エ
ミッタ領域８、各電極コンタクト窓の形成等には、それ
ぞれ別個のレジスト・プロセスが必要である。In the illustrated semiconductor device, an emitter bridge 9 and a base electrode 1
0, it is necessary to maintain a certain distance between them. Therefore, the base region 7 is considerably larger than the emitter region 8, and the base region 7, emitter region 8, Separate resist processes are required for forming each electrode contact window, etc.
一般に、半導体装置に於いては、集積度の向上と動作速
度の向上は重要な課題となっていて、前記プレーナ型バ
イポーラ半導体装置も、その例外ではない。In general, improving the degree of integration and operating speed are important issues in semiconductor devices, and the planar bipolar semiconductor device is no exception.
然しなから、第２図に見られるようなバイポーラ半導体
装置に於いては、動作上、ベース領域として必要である
のは、エミッタ領域８の直下の部分のみであるにも拘わ
らず、ベース電極１０を引き出す関係から、全体の面積
は必要とされる部分に比較してかなり大きくなっている
。また、斯かるベース領域７或いはエミッタ領域８を形
成する場合は勿論のこと、各電極コンタクト窓などの形
成にも、それぞれ別個のレジスト・プロセス、従って、
マスク合わせが必要となるから、その位置合わせ余裕を
採っておかなければならず、更に大型になってしまう。However, in the bipolar semiconductor device as shown in FIG. Due to the relationship of drawing out the area, the total area is quite large compared to the required area. In addition, not only when forming the base region 7 or emitter region 8 but also when forming each electrode contact window, separate resist processes are required.
Since mask alignment is required, a margin for alignment must be provided, which further increases the size.
このようなことから、図示の如き構成のバイポーラ半導
体装置では高密度化及び高集積化を期待できず、また、
ベース領域７が大型であることからｐｎ接合の面積も大
きくなり、従って、接合容量が大きくなると共にベース
抵抗ｒ１．′も大きくなり、その結果、動作速度を向上
することができない。For this reason, high density and high integration cannot be expected with a bipolar semiconductor device having the configuration as shown in the figure.
Since the base region 7 is large, the area of the pn junction is also large, and therefore the junction capacitance becomes large and the base resistance r1. ' also becomes large, and as a result, the operating speed cannot be improved.
本発明一実施例を解説する為の図である第１図を借りて
説明すると、例えばｐ型シリコン半導体基板２１である
一導電型半導体基板に例えば窒化シリコン膜２５である
第１の絶縁膜と例えばＡｓ含含有多結晶シリコ腹膜２６
ある不純物含有多結晶シリコン膜を順に形成し、次いで
、該不純物含有多結晶シリコン膜をパターニングしてベ
ース形成予定領域兼エミッタ形成予定領域を規定する部
分を残して他を例えば二酸化シリコン膜２７である第１
の酸化膜に変換し、次いで、第１の酸化膜をマスクとし
て第１の絶縁膜並びに一導電型半導体基板の一部をエツ
チングし、次いで、第１の酸化膜を除去してから前記不
純物含有多結晶シリコン膜をマスクとして第１の絶縁膜
をパターニングし、次いで、該不純物含有多結晶シリコ
ン膜を除去してから例えば多結晶シリコン膜２８である
多結晶シリコン膜と窒化シリコン膜２９である第２の絶
縁膜を順に形成し、次いで、第２の絶縁膜を異方性エツ
チングして０所の側壁に被着された部分のみ残して他を
除去し、次いで、第２の絶縁膜をマスクとして前記多結
晶シリコン膜及び一導電型半導体基板を酸化して例えば
二酸化シリコン膜３０である第２の酸化膜を形成し、次
いで、第２の絶縁膜及び第２の酸化膜の一部をなしてい
る前記多結晶シリコン膜が酸化されて生成された酸化膜
を除去してから例えば不純物含有多結晶シリコン膜３５
である導電膜を全面に形成し、次いで、該導電膜をエツ
チングして平坦化してから第１の絶縁膜をマスクとして
一部の酸化を行って例えば二酸化シリコン膜３２である
第３の酸化膜に変換し、次いで、第１の絶縁膜を除去し
て一導電型半導体基板のベース形成予定領域、兼エミッ
タ形成予定領域を表出させて例えばｐ型ベース領域３３
であるベース領域及び例えばｎ＋型エミフタ領域３６で
あるエミッタ領域を順に形成するようにしている。Referring to FIG. 1, which is a diagram for explaining one embodiment of the present invention, a first insulating film, such as a silicon nitride film 25, is formed on a semiconductor substrate of one conductivity type, for example, a p-type silicon semiconductor substrate 21. For example, As-containing polycrystalline silicon peritoneum 26
A certain impurity-containing polycrystalline silicon film is sequentially formed, and then the impurity-containing polycrystalline silicon film is patterned to leave a portion defining a base formation region and an emitter formation region, and the other region is a silicon dioxide film 27, for example. 1st
Then, using the first oxide film as a mask, the first insulating film and a part of the semiconductor substrate of one conductivity type are etched, and then, after removing the first oxide film, the impurity-containing The first insulating film is patterned using the polycrystalline silicon film as a mask, and then the impurity-containing polycrystalline silicon film is removed, and then a polycrystalline silicon film, which is the polycrystalline silicon film 28, and a first insulating film, which is the silicon nitride film 29, are patterned. 2 insulating films are formed in order, and then the second insulating film is anisotropically etched to leave only the portion adhered to the sidewall at location 0 and the rest removed, and then the second insulating film is masked. The polycrystalline silicon film and the semiconductor substrate of one conductivity type are oxidized to form a second oxide film, for example, a silicon dioxide film 30, and then a part of the second insulating film and the second oxide film is formed. After removing the oxide film generated by oxidizing the polycrystalline silicon film, for example, the impurity-containing polycrystalline silicon film 35 is removed.
A conductive film is formed on the entire surface, and then the conductive film is etched and planarized, and a portion of the conductive film is oxidized using the first insulating film as a mask to form a third oxide film, for example, silicon dioxide film 32. Then, the first insulating film is removed to expose the base formation region and the emitter formation region of the one conductivity type semiconductor substrate, for example, a p-type base region 33.
A base region and an emitter region, for example, an n+ type emifter region 36, are formed in this order.
前記手段に依ると、ベース領域など各領域を形成する際
の位置合わせ工程数は少なくなり、従って、位置合わせ
余裕を採ることが必要とされることも少なくなり、また
、ベース領域はそれが機能する為の最小限の面積になっ
ていて、ベース電極引き出しの為の余裕を採ることなど
は不要であるから、ベース領域に於ける接合容量が小さ
くなることは勿論、エミッタ領域の周囲は酸化膜で囲ま
れるので、そこの接合容量も小さくなる。According to the above means, the number of alignment steps when forming each area such as the base area is reduced, and therefore, it is less necessary to take alignment margins, and the base area is Since the area is the minimum for the emitter region and there is no need to provide a margin for drawing out the base electrode, the junction capacitance in the base region is reduced, and the oxide film around the emitter region is reduced. Since it is surrounded by , the junction capacitance there also becomes small.
第１図（Ａ）乃至（１）は本発明一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であり
、以下、これ等の図を参照しつつ説明する。FIGS. 1A to 1A are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and the following description will be made with reference to these figures. .
第１図（Ａ）参照
（ａ） イオン注入法を適用することに依り、ｐ型シ
リコン半導体基Ｆｉ２１に砒素（Ａｓ）イオンを打ち込
み、ｎ＋型埋め込み層２２を形成する。Refer to FIG. 1(A) (a) By applying the ion implantation method, arsenic (As) ions are implanted into the p-type silicon semiconductor base Fi21 to form the n+ type buried layer 22.
この場合、Ａｓイオンのドーズ量は、例えば約Ｉ Ｘ
１０Ｉ５（ｃ＋ａ−”）程度、注入エネルキハ、例えば
約１００（ＫｅＶ）程度とする。In this case, the dose of As ions is, for example, approximately I
The implantation energy is about 10I5 (c+a-''), for example, about 100 (KeV).
（ｂｌ 気相エピタキシャル成長（ｖａｐｏｒ ｐ
ｈａｓｅ ｅｐｉｔａｘｙ：ＶＰＥ）法を適用するこ
とに依り、ｎ型シリコン半導体層２３を厚さ約２ 〔μ
ｍ〕程度に成長させる。(bl vapor phase epitaxial growth
By applying the hase epitaxy (VPE) method, the n-type silicon semiconductor layer 23 is formed to a thickness of approximately 2 [μ
m].
この場合、ｎ型不純物としては、例えばＡｓを用い、ま
た、その不純物濃度は、例えば約ＩＸ １０” 〔ａ
ｍ−３）程度として良い。In this case, As is used as the n-type impurity, and the impurity concentration is, for example, approximately IX 10'' [a
m-3) or so.
（Ｃ） 熱酸化法を通用することに依り、パッド用二
酸化シリコン膜２４を厚さ約５０（ｎｍ）程度に形成す
る。(C) A silicon dioxide film 24 for a pad is formed to a thickness of about 50 (nm) by using a thermal oxidation method.
（ｄｌ 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
。(dl chemical vapor deposition
.
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、窒化シリコン（Ｓｉ３Ｎ４）膜２５を厚さ
約２００（ｎｍ）程度に形成する。A silicon nitride (Si3N4) film 25 is formed to a thickness of about 200 (nm) by applying the ur deposition (CVD) method.
ｆｅ） 同じ＜ ＣＶＤ法を通用することに依り、多
結晶シリコン膜２６を厚さ約１ 〔μｍ〕程度に形成す
る。fe) Same< By applying the CVD method, a polycrystalline silicon film 26 is formed to a thickness of about 1 [μm].
（ｆｌ イオン注入法を通用することに依り、多結晶
シリコン１ＩＩ２６に例えばＡｓイオンを打ち込みｎ型
化する。尚、この場合に於けるＡｓイオンはドーズ蓋に
してｌ Ｘ １０１６（ｃｍ−”）程度として良い。(fl By applying the ion implantation method, for example, As ions are implanted into polycrystalline silicon 1II26 to make it an n-type. In this case, the As ions are used as a dose lid at about 1 x 1016 (cm-"). Good as.
ここで、多結晶シリコン膜２６に不純物を含有させる理
由は、後に、多結晶シリコン膜２６をウェット・エツチ
ング法により除去する際、ｎ型シリコン半導体層２３と
のエツチング・レートを得る為であり、従って、この場
合の不純物としてはｐ型であっても良い。Here, the reason why the polycrystalline silicon film 26 is made to contain impurities is to obtain an etching rate with respect to the n-type silicon semiconductor layer 23 when the polycrystalline silicon film 26 is later removed by a wet etching method. Therefore, the impurity in this case may be p-type.
第１図（Ｂ）参照
（ｇ） 通常のフォト・リソグラフィ技術を適用する
ことに依り、多結晶シリコン膜２６をパターニングする
。尚、図示の１１は１．５ 〔μｍ〕である。Refer to FIG. 1(B) (g) The polycrystalline silicon film 26 is patterned by applying ordinary photolithography technology. Note that 11 in the figure is 1.5 [μm].
第１図（Ｃ）参照
ｆｈｌ 熱酸化法を適用することに依り、多結晶シリ
コン膜２６を酸化し、厚さｌ 〔μｍ〕の二酸化シリコ
ン膜２７を形成する。尚、図示の１２は０．５ （μｍ
） 、１３は１ （μｍ）である。Refer to FIG. 1(C) fhl By applying a thermal oxidation method, the polycrystalline silicon film 26 is oxidized to form a silicon dioxide film 27 having a thickness of l [μm]. In addition, 12 shown in the figure is 0.5 (μm
), 13 is 1 (μm).
第１図（Ｄ）参照
（１）エツチング・ガスをＡｒ＋ＣＧ６４とする反応性
イオン・エツチング（ｒｅａｃｔｉｖｅｉｏｎ ｅｔ
ｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、第１図
（Ｃ）に見られる二酸化シリコン膜２７をマスクにして
、窒化シリコン膜２５、パッド用二酸化シリコン膜２４
、ｎ型シリコン半導体層２３のエツチングを行う。尚、
ｎ型シリコン半導体層２３のエツチング深さは約８００
（ｎｍ）程度とする。See Figure 1 (D). (1) Reactive ion etching using Ar+CG64 as the etching gas.
Using the silicon dioxide film 27 shown in FIG. 1(C) as a mask, the silicon nitride film 25 and the pad silicon dioxide film 24 are
, the n-type silicon semiconductor layer 23 is etched. still,
The etching depth of the n-type silicon semiconductor layer 23 is approximately 800 mm.
(nm).
（ｊ） ウェット・エツチング法を適用することに依
り、マスクとして用いた二酸化シリコン膜２７を除去す
る。(j) The silicon dioxide film 27 used as a mask is removed by applying a wet etching method.
！ｋｌＲＩＥ法を通用することに依り、多結晶シリコン
膜２６をマスクとして窒化シリコン膜２５及びパッド用
二酸化シリコン膜２４のエツチングを行う。! By applying the klRIE method, the silicon nitride film 25 and pad silicon dioxide film 24 are etched using the polycrystalline silicon film 26 as a mask.
第１図（Ｅ）参照
（１） ＨＦ＋ＨＮＯ３＋ＣＨ３ＣＯ０Ｈをエツチン
グ液とするウェット・エツチング法を適用することに依
り、前記マスクとして用いた多結晶シリコン膜２６を除
去する。Refer to FIG. 1(E) (1) The polycrystalline silicon film 26 used as the mask is removed by applying a wet etching method using HF+HNO3+CH3CO0H as an etching solution.
尚、多結晶シリコン膜２６は、第１図（Ａ）に関する工
程（ｆ）で説明されているように不純物を含有している
。そして、その含有量はｎ型シリコン半導体層２３に比
較して多量である為、その不純物含有量の差に依り、ｎ
型シリコン半導体層２３に比較してエツチング・レート
が数桁低くなっている。従って、ｎ型シリコン半導体層
２３には損傷を殆ど与えることなく、容易に除去するこ
とができる。Note that the polycrystalline silicon film 26 contains impurities as described in step (f) of FIG. 1(A). Since its content is larger than that of the n-type silicon semiconductor layer 23, depending on the difference in the impurity content, n
The etching rate is several orders of magnitude lower than that of the type silicon semiconductor layer 23. Therefore, the n-type silicon semiconductor layer 23 can be easily removed with almost no damage.
（ｍｌＣＶＤ法を適用することに依り、厚さ約５０（ｎ
ｍ）程度の多結晶シリコン膜２８を全面に形成する。(By applying the mlCVD method, the thickness is approximately 50 (n)
A polycrystalline silicon film 28 having a thickness of about m) is formed on the entire surface.
（ｎ） 同じ＜ ＣＶＤ法を適用することに依り、厚
さ約２００（ｎｍ）程度の窒化シリコン膜２９を形成す
る。(n) Same < By applying the CVD method, a silicon nitride film 29 with a thickness of about 200 (nm) is formed.
＋０１ エツチング・ガスをＣＨＦ３とするＲＩＥ法
を適用することに依り、窒化シリコン膜２９のエツチン
グを行い、メサ状になっている各部分の側壁のみに残る
ようにする。+01 By applying the RIE method using CHF3 as the etching gas, the silicon nitride film 29 is etched so that it remains only on the side walls of each mesa-shaped portion.
第１図（Ｆ）参照
（ｐ） 窒化シリコン膜２９をマスクとして熱酸化法
を適用することに依り、記号１４で 指示しである厚さ
が約４００（ｎｍ）程度となるように二酸化シリコン膜
３０を形成する。Refer to FIG. 1 (F) (p) By applying a thermal oxidation method using the silicon nitride film 29 as a mask, the silicon dioxide film is grown to a thickness of about 400 (nm) as indicated by symbol 14. form 30.
そのようにした場合、窒化シリコン膜２５上では、厚さ
約５０（ｎｍ）程度の多結晶シリコン膜が二酸化シリコ
ン膜に変換されるだけであるから、その部分の厚みは約
１０１００（ｎ程度にしかならない。In this case, on the silicon nitride film 25, the polycrystalline silicon film with a thickness of about 50 (nm) is only converted to a silicon dioxide film, so the thickness of that part becomes about 10100 (nm). It just has to happen.
第１図（Ｇ）参照
（ｑｌ ウェット・工・ノチング法を適用することに
依り、窒化シリコン膜２９を除去する。Refer to FIG. 1(G) (ql) The silicon nitride film 29 is removed by applying a wet etching/notching method.
（ｒｌＣＶＤ法を適用することに依り、厚さ約５００
（ｎｍ）程度の多結晶シリコン膜３１を形成する。(By applying the rlCVD method, the thickness is approximately 500 mm.
A polycrystalline silicon film 31 having a thickness of about (nm) is formed.
（Ｓ） イオン注入法を適用することに依り、多結晶
シリコン膜３１に対し、例えば 硼素（Ｂ）イオンをド
ーズ量にしてｌ Ｘ Ｉ ＱＩ６１ｒｕａ−”３程度に
打ち込んでｐ＋型化する。(S) By applying an ion implantation method, boron (B) ions are implanted into the polycrystalline silicon film 31 at a dose of about 1 x I QI61rua-''3 to convert it into a p+ type.
第１図（Ｈ）参照
＋１１ バイアス・スパッタ法を適用することに依り
、多結晶シリコン膜３１の凸部をエツチングして平坦化
する。Refer to FIG. 1(H) +11 By applying the bias sputtering method, the convex portions of the polycrystalline silicon film 31 are etched and planarized.
バイアス・スパッタ法は、凹凸が在る被膜を平坦化した
い場合に適用して有効な技法であることは良く知られて
いる。また、バイアス・スパッタ法に代え、レジストを
スピン・コートして表面を平坦にしてからＲＩＥ法にて
エツチングを行ったり、或いは、エッチ・バック法を適
用しても良い。It is well known that the bias sputtering method is an effective technique that can be applied when it is desired to flatten a film with unevenness. Further, instead of the bias sputtering method, a resist may be spin-coated to flatten the surface and then etching may be performed using RIE, or an etch-back method may be applied.
ｆｕｌ 熱酸化法を適用することに依り、多結晶シリ
コン膜３１の一部を酸化して厚さ約３００（ｎｍ〕程度
の二酸化シリコン膜３２を形成する。By applying the ful thermal oxidation method, a portion of the polycrystalline silicon film 31 is oxidized to form a silicon dioxide film 32 having a thickness of about 300 (nm).
第１図（１）参照
（Ｖｌ 熱燐酸液中に浸漬することに依り、窒化シリ
コン膜２５を除去してから、パッド用二酸化シリコン膜
２４のエツチングを行って開口を形成し、該開口内にｎ
型シリコン半導体層２３の一部表面を露出させる。See FIG. 1 (1) (Vl) After removing the silicon nitride film 25 by immersing it in a hot phosphoric acid solution, the pad silicon dioxide film 24 is etched to form an opening. n
A part of the surface of the silicon semiconductor layer 23 is exposed.
＋Ｗ） イオン注入法を適用することに依り、Ｂイオ
ンをドーズ量にしてＩ Ｘ １０１４（ａｍ−”）程度
打ち込み、ｐ型ベース領域３３を形成する。+W) By applying the ion implantation method, B ions are implanted at a dose of about I x 1014 (am-'') to form the p-type base region 33.
（ＸｌＣＶＤ法を適用することに依り、厚さ約５００
（ｎｍ）程度の多結晶シリコン膜３５を形成し、その多
結晶シリコン膜３５に対し、イオン注入法を適用するこ
とに依り、ドーズ量にしてＩ Ｘ １０Ｉ６（ｃｍ−”
）程度のＡｓイオンを注入する。(By applying the XlCVD method, the thickness is approximately 500 mm.
By forming a polycrystalline silicon film 35 with a thickness of about (nm) and applying an ion implantation method to the polycrystalline silicon film 35, the dose amount is I x 10I6 (cm-").
) of As ions are implanted.
（ｙｌ 通常のフォト・リソグラフィ技術を適用する
ことに依り、多結晶シリコンｌｌ！３５をパターニング
し、その後、熱処理を行って、ｎ＋型エミッタ領域を形
成すると同時に多結晶シリコン膜３１から硼素を拡散さ
せてｐ＋型ベース・コンタクト８７ｉ域３４を形成する
。(yl) Polycrystalline silicon ll!35 is patterned by applying ordinary photolithography technology, and then heat treated to form an n+ type emitter region and at the same time diffuse boron from the polycrystalline silicon film 31. Then, a p+ type base contact 87i region 34 is formed.
（２１この後、金属の電極・配線を適宜に形成して完成
させる。尚、ベース電極は、図示されていないが、多結
晶シリコン膜３１の先端に於ける適宜の部分から引き出
すことができる。(21) Thereafter, metal electrodes and wiring are appropriately formed to complete the process.Although not shown, the base electrode can be drawn out from an appropriate portion at the tip of the polycrystalline silicon film 31.
本発明の半導体装置の製造方法に依れば、著しく小さい
ベース領域、即ち、ベースとして機能する為の最小限の
面積になっているベース領域を持ったプレーナ型バイポ
ーラ半導体装置を得ることができ、そして、その半導体
装置に於けるベース領域及びエミッタ領域は酸化膜に形
成された単一の開口を利用して形成され、また、そのベ
ース領域は、そこから電極を引き出す為の導電膜からの
不純物拡散で形成されたベース・コンタクト領域を介し
て他の領域との位置合わせに無関係である適当な部分で
電極引き出しを行うことが可能であり、更に、前記エミ
ッタ領域の周辺には、それを取り囲むように酸化膜が形
成されている。According to the method of manufacturing a semiconductor device of the present invention, it is possible to obtain a planar bipolar semiconductor device having an extremely small base region, that is, a base region having a minimum area for functioning as a base, The base region and emitter region in the semiconductor device are formed using a single opening formed in the oxide film, and the base region is impurities from the conductive film to extract the electrode from there. Through the base contact region formed by diffusion, it is possible to draw out the electrode at a suitable part that is independent of the alignment with other regions, and furthermore, at the periphery of the emitter region, there is a An oxide film is formed.
従って、本発明に依って製造された半導体装置は、従来
技術に依るものと比較して非常に小型化され、各接合容
量も低減されているのでスイッチング・スピードも向上
する旨の効果がある。Therefore, the semiconductor device manufactured according to the present invention is much smaller in size than those according to the prior art, and each junction capacitance is reduced, so that the switching speed is also improved.
第１図（Ａ）乃至（１）は本発明一実施例を説明する為
の工程要所に於ける半導体装置の要部切断側面図、第２
図は従来例の要部切断側面図をそれぞれ表している。
図に於いて、２１はｐ型シリコン半導体基板、２２はｎ
＋型埋め込み層、２３はｎ型シリコン半導体層、２４は
パッド用二酸化シリコン膜、°２５は窒化シリコン膜、
２６は多結晶シリコン膜、２７は二酸化シリコン膜、２
８は多結晶、シリコン膜、２９は窒化シリコン膜、３０
は二酸化シリコン膜、３１は多結晶シリコン膜、３２は
二酸化シリコン膜、３３はｐ型ベース領域、３４はｐ＋
型ベース・コンタクト領域、３５は多結晶シリコン膜、
３６はｎ＋型エミッタ領域をそれぞれ示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
（Ａ）
第１図
（Ｂ）
（Ｃ）
ＣＤ）
第１図
（Ｅ）
第１図
（Ｆ）
３゜
（Ｇ）
（Ｈ）
第１図
本究明−実施例の工程を説明する為の図第１図1(A) to 1(1) are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention;
The figures each show a cutaway side view of the main part of the conventional example. In the figure, 21 is a p-type silicon semiconductor substrate, 22 is an n-type silicon semiconductor substrate, and 22 is an n-type silicon semiconductor substrate.
+ type buried layer, 23 is n type silicon semiconductor layer, 24 is silicon dioxide film for pad, °25 is silicon nitride film,
26 is a polycrystalline silicon film, 27 is a silicon dioxide film, 2
8 is a polycrystalline silicon film, 29 is a silicon nitride film, 30
3 is a silicon dioxide film, 31 is a polycrystalline silicon film, 32 is a silicon dioxide film, 33 is a p-type base region, and 34 is a p+
a mold base contact region, 35 a polycrystalline silicon film;
Reference numeral 36 indicates an n+ type emitter region. Patent applicant: Fujitsu Ltd. Representative Patent Attorney: Akira Aitani Representative Patent Attorney: Hiroshi Watanabe - (A) Figure 1 (B) (C) CD) Figure 1 (E) Figure 1 (F) 3゜(G) (H) Fig. 1 Diagram for explaining the process of main investigation-example Fig. 1
Claims (1)
晶シリコン膜を順に形成し、 次いで、前記不純物含有多結晶シリコン膜をパターニン
グしてから表面より酸化を行ってベース形成予定領域兼
エミッタ形成予定領域を規定する部分を残して他を第１
の酸化膜に変換し、 次いで、第１の酸化膜をマスクとして第１の絶縁膜並び
に前記一導電型半導体基板の一部をエッチングし、 次いで、第１の酸化膜を除去してから前記不純物含有多
結晶シリコン膜をマスクとして第１の絶縁膜をパターニ
ングし、 次いで、前記不純物含有多結晶シリコン膜を除去してか
ら多結晶シリコン膜と第２の絶縁膜を順に形成し、 次いで、第２の絶縁膜を異方性エッチングして凸所の側
壁に被着された部分のみを残して他を除去し、 次いで、第２の絶縁膜をマスクとして前記多結晶シリコ
ン膜及び前記一導電型半導体基板を酸化して第２の酸化
膜を形成し、 次いで、第２の絶縁膜及び第２の酸化膜の一部をなして
いる前記多結晶シリコン膜が酸化されて生成された酸化
膜を除去してから導電膜を全面に形成し、 次いで、前記導電膜をエッチングして平坦化してから第
１の絶縁膜をマスクとして一部の酸化を行って第３の酸
化膜に変換し、 次いで、第１の絶縁膜を除去して前記一導電型半導体基
板のベース形成予定領域兼エミッタ形成予定領域を表出
させてベース領域及びエミッタ領域を順に形成する工程 が含まれてなることを特徴とする半導体装置の製造方法
。[Claims] A first insulating film and an impurity-containing polycrystalline silicon film are sequentially formed on a semiconductor substrate of one conductivity type, and then the impurity-containing polycrystalline silicon film is patterned and then oxidized from the surface to form a base. Leaving the part that defines the area to be formed and the area to be emitter formed, the rest are placed in the first place.
Then, using the first oxide film as a mask, the first insulating film and a part of the semiconductor substrate of one conductivity type are etched, and after removing the first oxide film, the impurity is etched. patterning the first insulating film using the polycrystalline silicon film as a mask; then, after removing the impurity-containing polycrystalline silicon film, a polycrystalline silicon film and a second insulating film are sequentially formed; The insulating film is anisotropically etched to leave only the portion adhered to the side wall of the convex portion and remove the rest, and then, using the second insulating film as a mask, the polycrystalline silicon film and the one conductivity type semiconductor are etched. The substrate is oxidized to form a second oxide film, and then the polycrystalline silicon film forming part of the second insulating film and the second oxide film is oxidized to remove the oxide film generated. After that, a conductive film is formed on the entire surface, and then the conductive film is etched and planarized, and then a part of the conductive film is oxidized using the first insulating film as a mask to convert it into a third oxide film. The method is characterized by including a step of removing the first insulating film to expose the base formation area and emitter formation area of the one-conductivity type semiconductor substrate, and sequentially forming a base area and an emitter area. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2651785A JPS61187365A (en) | 1985-02-15 | 1985-02-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2651785A JPS61187365A (en) | 1985-02-15 | 1985-02-15 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187365A true JPS61187365A (en) | 1986-08-21 |
Family
ID=12195668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2651785A Pending JPS61187365A (en) | 1985-02-15 | 1985-02-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187365A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292674A (en) * | 1987-05-11 | 1988-11-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Vertical bipolar transistor and manufacture of the same |
-
1985
- 1985-02-15 JP JP2651785A patent/JPS61187365A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292674A (en) * | 1987-05-11 | 1988-11-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Vertical bipolar transistor and manufacture of the same |
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