JPS61184004A - Impedance adjusting device - Google Patents
Impedance adjusting deviceInfo
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- JPS61184004A JPS61184004A JP2393585A JP2393585A JPS61184004A JP S61184004 A JPS61184004 A JP S61184004A JP 2393585 A JP2393585 A JP 2393585A JP 2393585 A JP2393585 A JP 2393585A JP S61184004 A JPS61184004 A JP S61184004A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はインピーダンス調整装置に関し、もっと詳しく
はたとえばリニアＩＣ（集積回路）における内部抵抗値
を調整することができる工うにした装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an impedance adjustment device, and more particularly to a device capable of adjusting the internal resistance value of, for example, a linear IC (integrated circuit).
背景技術
９５図および第６図は従来からのＩＣの内部において形
成されるネットワーク抵抗の電気回路図である。先ず第
５図を参照して共通端子ＷｓＯに接続される共通ライン
１１には個別端子Ｗｓｌ が抵抗ｒ１を介して接続さ
れる。また個別端子Ｗ Ｓ ２が抵抗ｒ２を介して共通
ライン７？１に接続される。BACKGROUND ART FIG. 95 and FIG. 6 are electrical circuit diagrams of a network resistance formed inside a conventional IC. First, referring to FIG. 5, an individual terminal Wsl is connected to a common line 11 connected to a common terminal WsO via a resistor r1. Further, the individual terminal W S 2 is connected to the common line 7?1 via a resistor r2.
以下同様にして個別端子ＷＳ３．・・・＃ Ｗｓｎがそ
れぞれ抵抗ｒ３．・・・ｓｒｎを介して共通ライン／１
に接続される。各抵抗ｒ１．・・・、ｒｎけその抵抗値
はすべて等しく、九とえばＩＯＫΩである。Similarly, individual terminal WS3. ...# Wsn is each resistor r3. ... common line/1 via srn
connected to. Each resistor r1. ..., rn have the same resistance value, for example, IOKΩ.
また他のネットワーク抵抗の先行技術としてけ第６図に
示されるように１個別端子Ｗｓｌ と個別端子Ｗｓｎ
との間にけ抵抗ｒ】、・・・、ｒｎ−１が直列膓こ
接続される。抵抗ｒ】と抵抗ｒ２との接続点Ｐ１け個別
端子Ｗｓ２が接続される。抵抗ｒ２と抵抗ｒ３との接続
点Ｐ２け個別端子％ｌＶ ｓ３ が接続される。以下
同様にして各接続点Ｐ３．・・・、Ｐｎ−２け各個別端
子Ｗｓ４．・・・、Ｗｓｎ−１に接続される。In addition, as a prior art of other network resistors, one individual terminal Wsl and one individual terminal Wsn are shown in FIG.
Resistors r], . . . , rn-1 are connected in series between them. The connection point P1 between the resistor r] and the resistor r2 is connected to the individual terminal Ws2. A connection point P2 between the resistor r2 and the resistor r3 is connected to an individual terminal %lV s3. Similarly, each connection point P3. ..., Pn-2 individual terminals Ws4. . . . are connected to Wsn-1.
このようにｇＦＪ５図および第６図に示されるネットワ
ーク抵抗σ数個の抵抗を組み合せたブロック抵抗であり
、複数の端子のプルアップ・プルダウンや抵抗による電
圧分割その他任意の回路の集積化を行なうために用いら
れ、そのパッケージけ５ＩＰ（シングルインラインパッ
ケージ）−？ＤＩＰ（デュアルインラインパッケージ）
型などがある。In this way, the network resistor σ shown in Figures gFJ5 and Figure 6 is a block resistor that combines several resistors, and is used to pull up and pull down multiple terminals, divide voltages using resistors, and integrate arbitrary circuits. The package is used for 5IP (single inline package) -? DIP (Dual Inline Package)
There are types, etc.
このような従来からのネットワーク抵抗と演算増幅器と
を組み合せたＬＣＤ （液晶表示装ｆｔ）用バイアス電
圧発生回路ＩＣの典型的な先行技術が第７図に示される
。バイアス電圧発生回路の電源端子Ｍ１と接続端子Ｍ２
との間に汀、抵抗ｒ１と抵抗ｒ２とが直列に接続される
。バイアス電圧発生回路のアース端子Ｍ３と接続端子Ｍ
４との間には、抵抗ｒ３と抵抗ｒ４とが直列に接続され
る。A typical prior art bias voltage generation circuit IC for an LCD (liquid crystal display ft) which combines such a conventional network resistor and an operational amplifier is shown in FIG. Power supply terminal M1 and connection terminal M2 of bias voltage generation circuit
A resistor r1 and a resistor r2 are connected in series between the resistors r1 and r2. Earth terminal M3 and connection terminal M of the bias voltage generation circuit
4, a resistor r3 and a resistor r4 are connected in series.
接続端子Ｍ２．Ｍ４間には、外付抵抗ｒｘが介在してい
る。前記抵抗ｒ】〜ｒ４けすべて等しい抵抗直を有して
いる。Connection terminal M2. An external resistor rx is interposed between M4. The four resistors r] to r all have the same resistance value.
抵抗ｒ１と抵抗ｒ２との接続点Ｐ１け、演算増幅器Ａ１
の反転入力端子に接続され。この演算増幅器Ａ１の出力
灯出力端子Ｎｌに電圧ｖ１を印加する。また抵抗ｒ２と
抵抗ｒｘとの接続点Ｐ２け。Connection point P1 between resistor r1 and resistor r2, operational amplifier A1
connected to the inverting input terminal of A voltage v1 is applied to the output lamp output terminal Nl of this operational amplifier A1. Also, there is a connection point P2 between resistor r2 and resistor rx.
演算増幅器Ａ２の反転入力端子に接続され、この演算増
幅器Ａ２の出力は出力端子Ｎ２に電圧ｖ２を印加する０
また抵抗ｒｘと抵抗ｒ３との接続点Ｐ３け演算増幅器Ａ
３の反転入力端子に接続され。It is connected to the inverting input terminal of operational amplifier A2, and the output of this operational amplifier A2 applies voltage v2 to output terminal N2.
Also, a connection point P3 between resistor rx and resistor r3 is connected to operational amplifier A.
Connected to the inverting input terminal of 3.
この演算増幅器Ａ３の出力は出力端子Ｎ３に電圧ｖ３を
印加する。さらに抵抗ｒ３と抵抗ｒ４との接続点Ｐ４ｔ
−１，演算増幅器Ａ４の反転入力端子に接続さり、、こ
の演算増幅器Ａ４の出力は出力端子Ｎ４に電圧ｖ４を印
加する。The output of this operational amplifier A3 applies a voltage v3 to the output terminal N3. Furthermore, the connection point P4t between resistor r3 and resistor r4
-1, is connected to the inverting input terminal of operational amplifier A4, and the output of this operational amplifier A4 applies voltage v4 to output terminal N4.
こうして安定した４の基単電圧Ｖｌ−Ｖ４をＬＣＤ駆助
回路１０に供給する。ここで抵抗ｒ１の抵抗値をＲＯと
し、抵抗ｒｘの抵抗値をＲｘとするとバイアス比は第１
式で示される。In this way, a stable voltage Vl-V4 of 4 is supplied to the LCD driving circuit 10. Here, if the resistance value of resistor r1 is RO and the resistance value of resistor rx is Rx, the bias ratio is
It is shown by the formula.
ＲＯ
このノ２イアス比＃ｆＬＣＤ印加電圧と表示コントラス
トを決定する値である。RO This noise ratio #f is a value that determines the LCD applied voltage and display contrast.
発明が解決しようとする問題点
このような第７図示のＩＣでは外付抵抗ｒｘの抵抗値Ｒ
ｘを変えてバイアス比を可変している。Problems to be Solved by the Invention In the IC shown in FIG. 7, the resistance value R of the external resistor rx is
The bias ratio is varied by changing x.
しかしながらＩＣ内部の半導体抵抗ｒ １−” ｒ ４
と被膜抵抗に代表される外は抵抗ｒｘは抵抗値の温度特
性の差のためにバイアス比が温度により変化する。この
ようにＩＣ化されたネットワーク抵抗と外付抵抗を組み
汗わせる場き、温度のために誤差が生じ最適なバイアス
比を得ることができなかった。したがってＬＣＤＩＩの
正常な前作を得ることができなかった。However, the semiconductor resistance inside the IC r 1−” r 4
The bias ratio of the resistor rx, which is typified by the film resistor and the resistor rx, changes depending on the temperature due to the difference in the temperature characteristics of the resistance value. When combining an IC network resistor and an external resistor in this manner, errors occur due to temperature, making it impossible to obtain an optimal bias ratio. Therefore, a normal predecessor of LCDII could not be obtained.
本発明の目的は、と述の技術的問題を解決し。The purpose of the present invention is to solve the technical problems mentioned above.
温度に依存することなく、正確な種々のインピーダンス
比を選択的に得ることができるインピーダンス調整装蓋
を提供することである。An object of the present invention is to provide an impedance adjustment device that can selectively obtain various accurate impedance ratios without depending on temperature.
問題点を解決するための手段
本発明は複数のインピーダンス素子を直列に接続して直
列回路を構成し、各インピーダンス素子のインピーダン
スは予め定めた値の累乗となっており、この直列回路σ
ケーシング内に収納され。Means for Solving the Problems The present invention connects a plurality of impedance elements in series to form a series circuit, and the impedance of each impedance element is a power of a predetermined value.
stored inside the casing.
インピーダンス素子の相互の接続点を外部に露出した接
続端子に接続したことを特徴とするインピーダンス調整
装置である。This is an impedance adjustment device characterized in that mutual connection points of impedance elements are connected to connection terminals exposed to the outside.
作用
本発明に従えば、ケーシング内に直列に接続された複数
のインピーダンス素子が収納され、このインピーダンス
素子のインピーダンスは予め定め値の累乗となっており
、各インピーダンス素子の相互の接続点は外部に露出し
九接続端子に接続されている。したがってこの接続端子
を選択的に短絡することによって所望のインピーダンス
素子ルことができる。According to the present invention, a plurality of impedance elements connected in series are housed in the casing, and the impedance of the impedance elements is a power of a predetermined value, and the mutual connection points of the impedance elements are connected to the outside. Connected to the exposed nine connection terminals. Therefore, by selectively short-circuiting these connection terminals, a desired impedance element can be obtained.
実施例
第】図σ本発明ξこ従うネットワーク抵抗３０の一実施
例の電気回路図である。接続端子ａと接続端子すとの間
にけ抵抗Ｒ１，Ｒ２，・・・ｓＲｎが直列に接続される
。この抵抗Ｒ１，Ｒ２，・・・、Ｒｎの抵抗値は予め定
めた値の累乗となっている。すなわち抵抗Ｒ１の抵抗直
ＲＯとすると、抵抗Ｒ２の抵抗直け２ＲＯに選けれる。Embodiment 1 is an electrical circuit diagram of an embodiment of a network resistor 30 according to the present invention. Resistors R1, R2, . . . sRn are connected in series between the connection terminal a and the connection terminal S. The resistance values of the resistors R1, R2, . . . , Rn are powers of predetermined values. That is, if the resistance of the resistor R1 is RO, then the resistance of the resistor R2 can be selected as 2RO.
また抵抗Ｒ３の抵抗値＃４ＲＯに選ばれる。以下同様ζ
こして、抵抗Ｒｎの抵抗値け２ ＲＯで示される。Further, the resistance value #4RO of the resistor R3 is selected. Same as below ζ
Therefore, the resistance value of the resistor Rn is expressed as 2RO.
このような抵抗Ｒ１，Ｒ２，・・・ｓＲｎの直列回路け
４！Ｊ２図示のケーシング２０内に収納される。各抵抗
Ｒ１゜Ｒ２，・・・、Ｒｎの相互の接続点Ｑｌ、Ｑ２．
・・・。A series circuit of such resistors R1, R2, . . . sRn is 4! J2 is housed in the illustrated casing 20. The mutual connection points Ql, Q2 .
....
Ｑｎけ外部に露出した抵抗値選択端子ＶＳ１＋ＶＳ２、
・・・、ＶｓｎｌＣ接続される。この２つなネットワー
ク抵抗で汀１選択端子Ｖｓｉ、ＶＳ２．・・・、Ｖｓｎ
を任意に短絡することによって端子ａ、ｂ間亀圧ること
が可能となる。このような構成を有するネットワーク抵
抗をリニアＩＣ内部ｌこ構成することによって外付抵抗
を廃止し、温度により抵抗（１に圧）＠の比が変わらず
、かつ直を任意に選択することが可能となる。Resistance value selection terminals VS1+VS2 exposed to the outside,
..., VsnlC is connected. With these two network resistors, the first selection terminal Vsi, VS2 . ..., Vsn
By arbitrarily short-circuiting the terminals, it becomes possible to apply pressure between terminals a and b. By configuring a network resistor with this configuration inside the linear IC, external resistors can be eliminated, and the ratio of resistance (1 to voltage) does not change depending on temperature, and the resistance can be arbitrarily selected. becomes.
第３図は本発明に従うネットワーク抵抗３ｏが用いられ
るＬ ＣＤ ／＜イアスミ圧発生回路ＩＣの等価回路図
である。電源端子Ｍ１とアース端子Ｍ３との間ｌこば、
抵抗ｒｌと、抵抗ｒ２と１本発明に従うネットワーク抵
抗３ｏと、抵抗ｒ３と、抵抗ｒ４とが直列に接続される
。ネットワーク抵抗３０け、抵抗Ｒ１と、抵抗Ｒ２と、
抵抗Ｒ３と、抵抗Ｒ４と、抵抗Ｒ５とが直列に接続され
、抵抗Ｒ１と抵抗Ｒ２との接続点Ｑ１には抵抗値選択端
子ＶＳＩ が接続される。また、抵抗Ｒ２と抵抗Ｒ３
との接続点Ｑ２け、抵抗値選択端子ｖ９２ に接続さ
れる。また、抵抗Ｒ３と抵抗Ｒ４の接続点Ｑ３け抵抗値
選択端子ＶＳ３ に接続される。以下同様にして、抵
抗Ｒ４と抵抗Ｒ５との接続点Ｑ４け抵抗値選択端子ｖｓ
４ に接続される。また抵抗Ｒ５と抵抗ｒ３との接続点
Ｑ５け抵抗値選択端子ｖｓ５に接続される。抵抗ｒ１と
ｒ２との接続点Ｑ１け。FIG. 3 is an equivalent circuit diagram of the L CD /<Iasumi pressure generation circuit IC in which the network resistor 3o according to the present invention is used. Between the power terminal M1 and the ground terminal M3,
A resistor rl, a resistor r2, a network resistor 3o according to the invention, a resistor r3 and a resistor r4 are connected in series. 30 network resistors, resistor R1, resistor R2,
A resistor R3, a resistor R4, and a resistor R5 are connected in series, and a resistance value selection terminal VSI is connected to a connection point Q1 between the resistors R1 and R2. Also, resistor R2 and resistor R3
The connection point Q2 is connected to the resistance value selection terminal v92. Further, the connection point Q3 between the resistors R3 and R4 is connected to the resistance value selection terminal VS3. Similarly, the connection point Q4 between the resistor R4 and the resistor R5 is connected to the resistance value selection terminal vs.
Connected to 4. Further, a connection point Q5 between the resistor R5 and the resistor r3 is connected to the resistance value selection terminal vs5. Connection point Q1 between resistors r1 and r2.
演算増幅器Ａ１の反転入力端子に接続される。この演算
増幅器Ａ１の出力は、出力端子Ｎ１に電圧Ｖｌを印加す
る。また抵抗ｒ２と抵抗Ｒ１との接接点Ｐ２Ｆ′ｉ、演
算増幅器Ａ２の反転入力端子に接続される。この演算増
幅器Ａ２の出力け、出力端子Ｎ２に電圧ｖ２を印加する
。また同様にして。It is connected to the inverting input terminal of operational amplifier A1. The output of this operational amplifier A1 applies a voltage Vl to the output terminal N1. Further, it is connected to a contact point P2F'i between the resistor r2 and the resistor R1 and an inverting input terminal of the operational amplifier A2. A voltage v2 is applied to the output terminal N2 of the operational amplifier A2. Do the same again.
抵抗Ｒ５と抵抗ｒ３との接続点Ｑ５＃−ｊ、演算増幅器
Ａ３の反転入力端子に接続される。この演算増幅器Ａ３
の出力は、出力端子Ｎ３１こ電圧ｖ３を印加する。抵抗
ｒ３とｒ４との接続点Ｐ４け、演算増幅器Ａ４の反転入
力端子に与えられ、この演算増幅器Ａの出力は出力端子
Ｎ４に電圧ｖ４を印加する。なお、抵抗ｒ１〜ｒ４の抵
抗値けＲＯであり、抵抗Ｒ１の抵抗値ばＲＯであり、ま
た抵抗Ｒ２、Ｒ３，Ｒ４，Ｒ５の抵抗呟けそれぞれＲｏ
。A connection point Q5#-j between resistor R5 and resistor r3 is connected to the inverting input terminal of operational amplifier A3. This operational amplifier A3
The output of the output terminal N31 applies a voltage v3. A connection point P4 between resistors r3 and r4 is applied to an inverting input terminal of an operational amplifier A4, and the output of this operational amplifier A applies a voltage v4 to an output terminal N4. Note that the resistance value of the resistors r1 to r4 is RO, the resistance value of the resistor R1 is RO, and the resistance value of the resistors R2, R3, R4, and R5 is Ro.
.
２Ｒ０，４ＲＯ，８ＲＯに選ばれている。Selected as 2RO, 4RO, and 8RO.
電圧ｖ１〜■４けＬＣＤ駆動回路３】に与えられ、この
回船回路３１からの出力けＬＣＤ３２に与えられて所望
の表示が行なわれる。このとｅＬＣＤＪＩＫＩＩｊＪ用
信号のデユーティ比を最適にするために、最適なバイア
ス比を与える必要があり、その３０の選択端子Ｖｓｌ〜
ｖｓＳ を任意に短絡することに２って行なわれる。た
とえば選択端子Ｖ３１゜ＲＯとなり、バイアス比に前述
の１１！１式を用いて１４となる。Voltages v1 to 4 are applied to the LCD driving circuit 3, and the output from the switching circuit 31 is applied to the LCD 32 to display a desired display. In order to optimize the duty ratio of the eLCDJIKIIjJ signal, it is necessary to provide an optimal bias ratio, and the 30 selection terminals Vsl~
This is done by optionally shorting vsS. For example, it becomes the selection terminal V31°RO, and the bias ratio becomes 14 using the above-mentioned formula 11!1.
こうして本実施例では、外付抵抗を必要とせずにバイア
ス比を可変することがでキ、シかも従来のように温度に
依存することなく／クイアス比を設定することが可能と
なる。In this way, in this embodiment, the bias ratio can be varied without requiring an external resistor, and it is also possible to set the bias ratio without depending on temperature as in the conventional case.
第゛４図は本発明の他の実施例の電気回路図である。入
力信号Ｖｉｎ ｔｆ抵抗ｆｌ！ＲＯである抵抗Ｒａを介
して演算増幅器Ａ５の非反転入力端子に与えられる。増
幅器Ａ５の反転入力端子は接地される。この増幅器Ａ５
の非反転入力側と出力側とにけ本発明に従うネットワー
ク抵抗３０が負帰還抵抗として接続される。ここでネッ
トワーク抵抗３０の端子ｅ、ｆ間の抵抗をＲｙとすると
、この回路ｌこおける増幅率ＡｎけＡｎ＝Ｒｙ／Ｒｅで
示される。なお、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の
抵抗値はそれぞれＲＯ、Ｒ０、２Ｒ０，４ＲＯ，８ＲＯ
である。ここで、抵抗ＲＹけ選択端子ＶＢ１〜Ｖ３５を
任意に短絡することによってＲｏ〜１６ＲＯの間で可変
となり、したがって増幅率Ａｎけ１〜１６に選択するこ
とが可能となる。FIG. 4 is an electrical circuit diagram of another embodiment of the present invention. Input signal Vin tf resistance fl! It is applied to the non-inverting input terminal of operational amplifier A5 via resistor Ra, which is RO. The inverting input terminal of amplifier A5 is grounded. This amplifier A5
A network resistor 30 according to the invention is connected as a negative feedback resistor to the non-inverting input and output sides of the circuit. Here, if the resistance between terminals e and f of the network resistor 30 is Ry, then the amplification factor An in this circuit l is expressed as An=Ry/Re. The resistance values of resistors R1, R2, R3, R4, and R5 are RO, R0, 2R0, 4RO, and 8RO, respectively.
It is. Here, by arbitrarily shorting the resistor RY and the selection terminals VB1 to V35, it becomes variable between Ro and 16RO, so that the amplification factor An can be selected from 1 to 16.
こうしてＩＣの外部に露出された選択端子を任意に短絡
することによって任意の自然数の抵抗値を設定すること
が可能となる。In this way, by arbitrarily shorting the selection terminals exposed to the outside of the IC, it is possible to set any natural number of resistance values.
前述の実施例ではネットワーク抵抗を構成する各内部抵
抗け２の累乗で示されたけれども、これに限定されるも
ので汀なく、たとえば分数の累乗であってもよい。In the above-described embodiment, each internal resistance constituting the network resistance was expressed as a power of 2, but the present invention is not limited to this, and the resistance may be expressed as a power of a fraction, for example.
発明の効果
以上のように本発明によれば外部に露出された接続端子
を選択的に短絡することに１って所望のインピーダンス
を得ることが可能となる。また各インピーダンス素子は
ケーシング内に収納されているため、外は抵抗を必要と
せず、したがって温度に依存しない正確なインピーダン
ス比を得ることが可能となる。Effects of the Invention As described above, according to the present invention, it is possible to obtain a desired impedance by selectively short-circuiting connection terminals exposed to the outside. Furthermore, since each impedance element is housed within the casing, no external resistance is required, and therefore it is possible to obtain an accurate impedance ratio that is independent of temperature.
第１図は本発明に従うネットワーク抵抗３０の一実施例
の電気回路図、第２図はＩＪＩＪ１因示のネットワーク
抵抗３０が収納されるパッケージの斜視図、第３図は本
発明に従うネットワーク抵抗３０が用いられるＬＣＤバ
イアス電圧発生用ＩＣの等価回路図、第４図は本発明に
従うネットワーク抵抗３０が用いられる反転増幅回路Ｉ
Ｃの等価回路図、第５図および第６図は従来からのネッ
トワーク抵抗の電気回路図、第７図は従来からのネット
ワーク抵抗が用いられたＬＣＤバイアス電圧発生用ＩＣ
の等価回路図である。
２０・・・ケーシング、３０・・・ネットワーク抵抗。
Ｒ１−Ｒｎ・・・抵抗、ＶＳＩ〜ＶＳｎ ・・・選択
端子代理人 弁理士 西教圭一部
第 １ 図
第４図
第３ 図FIG. 1 is an electrical circuit diagram of an embodiment of the network resistor 30 according to the present invention, FIG. 2 is a perspective view of a package in which the network resistor 30 of IJIJ1 is housed, and FIG. 3 is a diagram of the network resistor 30 according to the present invention. An equivalent circuit diagram of the LCD bias voltage generation IC used, FIG. 4 is an inverting amplifier circuit I using the network resistor 30 according to the present invention.
The equivalent circuit diagram of C, Figures 5 and 6 are electric circuit diagrams of conventional network resistors, and Figure 7 is an IC for LCD bias voltage generation using conventional network resistors.
FIG. 20...Casing, 30...Network resistance. R1-Rn...Resistance, VSI~VSn...Selection terminal agent Patent attorney Kei Nishi Department Section 1 Figure 4 Figure 3
Claims (1)
構成し各インピーダンス素子のインピーダンスは予め定
めた値の累乗となっており、この直列回路はケーシング
内に収納され、インピーダンス素子の相互の接続点を外
部に露出した接続端子に接続したことを特徴とするイン
ピーダンス調整装置。A series circuit is constructed by connecting multiple impedance elements in series, and the impedance of each impedance element is a power of a predetermined value.This series circuit is housed in a casing, and the mutual connection points of the impedance elements are An impedance adjustment device characterized by being connected to an externally exposed connection terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023935A JPH0743578B2 (en) | 1985-02-09 | 1985-02-09 | Driving device for liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023935A JPH0743578B2 (en) | 1985-02-09 | 1985-02-09 | Driving device for liquid crystal display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184004A true JPS61184004A (en) | 1986-08-16 |
| JPH0743578B2 JPH0743578B2 (en) | 1995-05-15 |
Family
ID=12124384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023935A Expired - Lifetime JPH0743578B2 (en) | 1985-02-09 | 1985-02-09 | Driving device for liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743578B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621306A (en) * | 1993-11-18 | 1997-04-15 | Sharp Kabushiki Kaisha | Temperature compensation voltage-generating circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138303U (en) * | 1982-03-11 | 1983-09-17 | 日本電気株式会社 | composite resistor |
-
1985
- 1985-02-09 JP JP60023935A patent/JPH0743578B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138303U (en) * | 1982-03-11 | 1983-09-17 | 日本電気株式会社 | composite resistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621306A (en) * | 1993-11-18 | 1997-04-15 | Sharp Kabushiki Kaisha | Temperature compensation voltage-generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743578B2 (en) | 1995-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |