JPS6117177B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデコーダの出力信号を早送り可能に
したデコーダ出力早送り装置の改良に関するもの
である。

従来のデコーダ出力早送り装置を第１図に示し
説明する。第１図に於いて、１は駆動パルスを出
力するクロツク信号発生回路、２はデコーダ、３
はカウンタ、４は一致回路、５は設定スイツチ、
６，７，８，９は抵抗、ｅは直流電源である。ク
ロツク信号発生回路１の出力端子はカウンタ３の
入力端子Ｔに接続されたものである。カウンタ３
の出力端子Ａ，Ｂ，Ｃ，Ｄはそれぞれデコーダ２
の入力端子Ａ，Ｂ，Ｃおよび一致回路４の入力端
子Ａ，Ｂ，Ｃ，Ｄに接続され、リセツト端子Ｒは
一致回路４の出力端子（Ont）に接続したもので
ある。設定スイツチ５の各接点S₁，S₂，S₃，S₄の
一端はアースに、他の一端は抵抗６，７，８，９
を介して電源ｅに接続され、上記抵抗６，７，
８，９と接点S₁，S₂，S₃，S₄の接続点は一致回路
４の入力端子A′，B′，C′，D′にそれぞれ接続し
たものである。

第１図に示したものの動作について説明する。
ここでデコーダ２の真理値を示すものが第２図の
ようであるとし、設定スイツチ５により一致回路
４の入力端子の信号がそれぞれ、 （A′）→「Low」（B′）→「Low」 （C′）→「Low」（D′）→「High」 …… に設定されているものとすると、一致回路４はそ
の入力端子Ａ，Ｂ，Ｃ，ＤとA′，B′，C′，D′の
それぞれの信号が一致したときに、その出力端子
（Out）に「High」の信号が送出され、この
「High」信号によりカウンタ３はリセツトされて
その出力端子Ａ，Ｂ，Ｃ，Ｄは全て「Low」とな
る。従つて、設定スイツチ５が上記条件の設定
状態のときデコーダ２の出力として８ビツトの並
列出力信号が得られる。次に設定スイツチ５によ
り一致回路４の入力端子の信号をそれぞれ、 （A′）→「High」（B′） →「High」（C′）→「High」（D′） →「Low」 …… と設定すればデコーダ２の出力は７ビツトの並列
信号となり、デコーダ２の出力端子D₇は常時
「High」となる。

以下同様にしてデコーダ２の並列出力のビツト
数を減らして行く場合必ず、D₇→D₆→D₅…D₀の
順で抜けていくことになる。

しかしながら、従来のデコーダ出力早送り装置
は定まつた順序でデコーダの出力信号を抜き取
り、早送りするもので、デコーダの任意の出力信
号を抜き取り、早送りすることは不可能であつ
た。

この発明は上述した欠点を解消したもので、デ
コーダの出力に対して設けられた設定スイツチと
論理和回路と微分回路とを有する早送り回路をデ
コーダに付加することにより、簡単な構成でデコ
ーダの任意の出力を早送り可能にしたデコーダ出
力早送り装置を提供するものである。

以下この発明の実施例を図に示し詳細に説明す
る。

この発明の第１の実施例を第３図ａ，ｂにより
説明する。第３図ａに於いて、第１図と同一符号
は同一または相当部分を示す。１０はゲートで、
二つの入力端子からの信号の論理積をとるもので
ある。１１は設定スイツチで、デコーダ２の出力
端子D₀〜D₇に対応して設けられたスイツチS₀〜
S₇である。１２は論理和回路としてのゲート、１
３は微分回路である。

クロツク信号発生回路１の出力端子イはゲート
１０の入力端子ロに接続され、ゲート１０の出力
端子ニはカウンタ３の入力端子Ｔに接続されたも
のである。カウンタ３はデコーダ２の駆動用であ
り、それぞれの出力端子と入力端子〔Ａ，Ｂ，
Ｃ〕が互いに接続したものである。D₀〜D₇はデ
コーダ２の出力端子で、設定スイツチ１１のスイ
ツチS₀〜S₇を介して論理和をとるゲート１２の入
力端子に接続されたものである。ゲート１２の出
力端子ホは微分回路１３の入力端子ヘに、微分回
路１３の出力端子トはゲート１０の入力端子ハに
接続したものである。ここで早送り回路は設定ス
イツチ１１、ゲート１２および微分回路１３で構
成されている。

次に、上記のように構成された本実施例の動作
について説明する。まずスイツチS₀〜S₇の全てが
オフしている状態では、微分回路１３は動作せず
出力端子トが「High」となつており、カウンタ
３はクロツク信号Cpのみによつて動作し、デコ
ーダ２の出力としては８ビツトの並列出力が得ら
れる。次に設定スイツチ１１のスイツチS₀がオン
した状態を考える。このときのタイミングチヤー
トは第３図ｂのようになる。即ち、スイツチS₀が
オンしているとき、デコーダ２の出力D₀が第３
図ｂに示す如く１発目のクロツク信号の立上りで
「Low」になると、この信号がゲート１２の出力
端子ホに伝わり、これに伴い微分回路１３の入力
端子ヘが「High」から「Low」へ変化し、微分
回路１３が動作して、その出力端子トには第３図
ｂに示すように「Low」の微分信号が送出され
る。そして微分回路１３からの「Low」の微分信
号がゲート１０に加えられると、ゲート１０から
クロツク信号によるものとは別のカウントアツプ
信号が送出され、これがカウンタ３の入力端子Ｔ
に加えられることにより、カウンタ３は強制的に
１つカウントアツプされる。このため、デコーダ
２の出力端子D₀は、第３図ｂに示す如く
「Low」レベルから直ちに「High」に移行し、こ
の時点で出力端子D₁の出力を第３図ｂのように
「High」から「Low」に変化させる。即ち、カウ
ンタ３を早送りしてデコーダ２の出力端子D₀を
抜き取り、７ビツト出力のデコーダとする。な
お、出力端子D₂−D₇はクロツク信号に同期して
第３図ｂの如く変化する。よつてクロツク信号
Cpの一サイクルのパルス幅を微分回路１３の出
力信号のパルス幅より大きく選択することにより
デコーダ２の出力端子D₀の「Low」となつてい
る時間は他の出力端子D₁〜D₇の「Low」となつ
ている時間より非常に短かくなり、デコーダ２の
出力を７ビツトの並列出力として扱うことが可能
となる。以上の説明から明らかなように、早送り
された出力端子D₀の信号は特定な出力端子でな
く、このことから、この発明の第１の実施例のも
のによればスイツチS₀〜S₇の操作でデコーダ２の
見かけ上、任意の出力端子から信号が出力されな
いようにすることが可能となる。

この発明の第２の実施例を第４図に示し説明す
る。第４図に於いて、第３図ａと同一符号は同一
または相当部分を示す。１３０〜１３７は微分回
路で、第３図ａに示した微分回路１３と同様なも
のであり、設定スイツチ１１のスイツチS₀〜S₇に
対応して接続されたものである。

１はクロツク信号発生回路で、その出力端子イ
はゲート２の入力端子ロに接続され、ゲート２の
出力端子ニはカウンタ３の入力端子Ｔに接続D₀
〜D₇はデコーダ２の出力端子で、設定スイツチ
１１のスイツチS₀〜S₇を介してそれぞれ微分回路
１３０〜１３７の入力端子に接続され、各微分回
路１３０〜１３７の出力端子は論理和をとるゲー
ト１２の入力端子に、ゲート１２出力端子はゲー
ト１０の入力端子ハにそれぞれ接続されたもので
ある。以下第４図について動作の説明を行う。こ
こで早送り回路は設定スイツチ１、微分回路１３
０〜１３７およびゲート１２で構成されている。
まずスイツチS₀〜S⁷がオフしている状態では、各
微分回路１３０〜１３７に信号が伝わらないので
その出力端子は全て「High」となるため、ゲー
ト１２の出力端子ホが「High」〔ゲート１０の入
力端子ニは「High」となり、カウンタ３はクロ
ツク信号Cpのみによつて動作し、デコーダ４の
出力としては８ビツトの並列信号が得られる。次
に設定スイツチ１１のスイツチS₀がオンした状態
を考えると、スイツチS₀がオンしてればデコーダ
２の出力D₀が「Low」となつた時この信号が微
分回路１３０で微分されて「Low」微分信号とな
つて、ゲート１２およびゲート１０を介してカウ
ンタ３の入力端子Ｔに伝わり、カウンタ３は１カ
ウントアツプされるため、デコーダ２の出力端子
D₀は直ちに「Low」から「High」に移行する。
ここで同様にクロツク信号Cpの一サイクルのパ
ルス幅を微分回路１３０〜１３７の出力信号のパ
ルス幅より大きく選択してあるので、デコーダ２
の出力端子D₀の「Low」となつている時間は他
の出力端子D₁〜D₇の「Low」となつている時間
より非常に短かくなり、デコーダ２の出力を７ビ
ツトの並列出力として扱うことが可能となる。

次に、設定スイツチ１１のスイツチS₀とS₁がオ
ンしている状態を考える。このときのタイミング
チヤートは第５図のようになり、上記動作と同様
にしてデコーダ２の出力端子D₀が「Low」とな
ると微分回路１３０から「Low」の微分信号が送
出されて、カウンタ３が１カウントアツプして
D₀はすぐに「Low」から「High」に変わり続い
て直ちに出力端子D₁が「Low」となるが、この
「Low」信号が微分回路１３１に伝わり、微分回
路１３１から「Low」の微分信号が送出されて上
記と同様にして出力端子D₁はすぐに「Low」か
ら「High」に変わる。よつてデコーダ４の出力
はあたかも６ビツトの並列出力となつたようにな
る。そしてこの発明の第２の実施例として最も特
徴とする所は第５図から明らかなように１つの微
分回路が一度動作して次に動作するまでの時間ｔ
が十分に長く取れるため動作が確実となることで
ある。但し、スイツチS₀〜S₇の全てがオンした場
合は上記ｔが短くなつてしまう、しかしながら、
そのような状態でデコーダを使用することはほと
んどないので実用上さしつかえはない。

このようにこの発明の第２の実施例によれば、
確実な回路動作で、スイツチS₀〜S₇の操作により
デコーダ２の任意の出力信号を早送りすることが
可能となりその結果、デコーダ２の並列出力のビ
ツト数を自由に減らすことが可能となる。

この発明の第３の実施例を第６図により説明す
る。第６図に於いて、第３図と同一符号は同一ま
たは相当部分を示す。１１１，１１２は第１およ
び第２の設定スイツチ、１２１，１２２は第１お
よび第２の論理和回路としてのゲート、１３８，
１３９は第１および第２の微分回路であり、第３
図に示した説定スイツチ１１、ゲート１２および
微分回路１３に相当するものである。デコーダ２
の出力端子D₀，D₂，D₄，D₆は第１の設定スイツ
チ１１１のスイツチ群S₀，S₂，S₄，S₆を介してゲ
ート１２１の入力端子に、出力端子D₁，D₃，
D₅，D₇は第２の設定スイツチ１１２のスイツチ
群S₁，S₃，S₅，S₇を介してゲート１２２の入力端
子にそれぞれ接続したものである。ここで早送り
回路は第１および第２の設定スイツチ１１１，１
１２、ゲート１２１，１２２および微分回路１３
８，１３９で構成されている。

ゲート１２１および１２２の出力端子は微分回
路１３８および１３９の入力端子に接続され、微
分回路１３８，１３９の出力端子はゲート１４の
入力端子に接続され、ゲート１４の出力端子はゲ
ート１０の入力端子ハに接続される。

以下第６図に従つてこの発明の第３の実施例の
動作の説明を行う。まずスイツチS₀〜S₇の全てが
オフしている状態ではゲート１２１，１２２に信
号が伝わらないので、微分回路１３８，１３９は
動作せず、その出力はともに「High」となつて
おり、よつてゲート１４の出力端子も「High」
状態を保ち、カウンタ３はクロツク信号Cpのみ
によつて動作し、デコーダ２の出力としては８ビ
ツトの出力が得られる。次に第１の設定スイツチ
１１１のスイツチS₀がオンした状態を考える。ス
イツチS₀がオンしていればデコーダ２の出力端子
D₀が「Low」となつた時、この信号がゲート１
２１の出力端子に伝わり、微分回路１３８の入力
信号が「High」から「Low」に変化して、微分
回路１３８が動作し、その出力端子には「Low」
の微分信号が送出され、この微分信号がゲート１
４からゲート１０を通つてカウンタ３の入力端子
Ｔに伝わり、カウンタ３は１カウントアツプされ
るためデコーダ２の出力端子D₀は直ちに
「Low」から「High」に移行する。

ここで同様にクロツク信号Cpの一サイクルの
パルス幅を微分回路１３８，１３９の出力信号の
パルス幅より大きく選択してあるので、デコーダ
２の出力端子D₀の「Low」となつている時間は
他の出力端子D₁〜D₇の「Low」となつている時
間より非常に短かくなり、デコーダ２の出力を７
ビツトの出力として扱うことが可能となる。

次に第１および第２の設定スイツチのスイツチ
S₀，S₁，S₂がオンしている状態を考える。この時
のタイミングチヤートは第７図のようになり、上
記動作と同様にして出力端子D₀が「Low」とな
ると微分回路１３８から「Low」の微分信号が送
出されてカウンタ３が１カウントアツプして出力
端子D₀はすぐに「Low」から「High」に変わ
り、続いて直ちに出力端子D₁が「Low」となる
が、この「Low」信号は微分回路１３９に伝わり
上記と同様にして出力端子D₁はすぐに「Low」
から「High」に変わり、続いて直ちに出力端子
D₂が「Low」となるが、この「Low」信号は微分
回路１３８に伝わり上記と同様にして出力端子
D₂はすぐに「Low」から「High」に変わる。よ
つて、デコーダ２の出力を５ビツトの信号として
扱うことが可能となる。

そしてこの発明の第３の実施例として次のよう
な特徴を有している。第８図は第７図において出
力端子D₀，D₁，D₂が微分信号により早送りされ
た所１５の現象の時間軸を拡大したものである。
なお便宜上デコーダ２の出力信号と微分回路１３
８，１３９の出力信号の間には遅れ時間がないも
のとする。第８図に於いて、時刻t₀で出力端子D₀
が「Low」となる微分回路１３８が動作して時間
巾T₁をもつた「Low」の微分信号を送出し、時
刻t₁で出力端子D₀が「High」となる。そして一
般にデコーダ２の出力端子D₀が「High」となつ
て出力端子D₁が「Low」となる間に時間々隔が
ないものとされているが実際には第８図に示すよ
うな遅れ時間巾T₀がある。よつて出力端子D₁は
時刻t₂で「Low」となり、微分回路１３９が上記
と同様に動作して、出力端子D₁は時刻t₃で
「High」となり、出力端子D₂は遅れ時間T₀経過後
の時刻D₄で「Low」となり、微分回路１３８が
上記と同様に動作して出力端子D₂は時刻t₅で
「High」となる。よつて微分回路１３８，１３９
が一度動作して次に動作するまでの時間は最低
（2T₀＋T₁）確保される。

一方もしも、デコーダ２の相隣り合う出力端子
D₀，D₁、をともに同一のゲートに入力し、同一
の微分回路を動作させたとすれば、この微分回路
が一度動作して次に動作するまでの時間は最低
T₀となり、これに応答することができる微分回
路を構成することは非常にむずかしいものとな
る。

ここでT₀はデコーダ２によつて決まる時間で
あり、その値は実測によると30ns程度である。
なおT₁は微分回路１３８，１３９の出力信号の
パルス巾であり、パルス巾を広げることは自由に
できるものである。

この様にこの発明の第３の実施例によれば、微
分回路の応答速度が遅くとも確実な回路動作で、
スイツチS₀〜S₇の操作によりデコーダ２の任意の
出力信号を早送りすることが可能となり、デコー
ダ２の出力のビツト数を零にすることも可能であ
る。

ここで、この発明の実施例の説明中、設定スイ
ツチ１１，１１１，１１２の複数のスイツチS₀〜
S₇として説明したが、時分で動作する時分割スイ
ツチで構成し得ることは明白である。

さらに、８ビツトのデコーダとして説明した
が、16ビツト、32ビツト等のデコーダに適用し得
ることは明白であり、８ビツトのデコーダに限定
されるものではない。

以上説明したようにこの発明のデコーダ出力早
送り装置によれば、簡単な構成でデコーダの任意
の出力を早送り可能とすることが出来る。

【図面の簡単な説明】

第１図は従来のものの構成図、第２図は一般的
なデコーダの真理値を示す図、第３図ａはこの発
明の第１の実施例を示す構成図、第３図ｂはその
動作を説明するためのタイミングチヤート、第４
図はこの発明の第２の実施例を示す構成図、第５
図は第４図に示したものの動作を説明するための
波形図、第６図はこの発明の第３の実施例を示す
構成図、第７図および第８図は第６図に示したも
のの動作を説明するための波形図である。 図中、１はクロツク信号発生器、２はデコー
ダ、３はカウンタ、１０，１４はゲート、１１は
説定スイツチ、１２は論理和回路としてのゲー
ト、１３，１３０〜１３７は微分回路、１１１，
１１２は第１および第２の設定スイツチ、１２
１，１２２は第１および第２の論理和回路として
のゲート、１３８，１３９は第１および第２の微
分回路である。なお、図中同一符号は同一または
相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ コード入力に応じて複数の出力端子にデコー
   ド出力を送出するデコーダと、クロツク信号によ
   り動作されると共に上記デコーダのコード入力を
   生成するカウンタと、上記デコーダの各出力端子
   に各別に接続された選択的にオン操作される設定
   スイツチを有すると共に上記選択された設定スイ
   ツチに対応するデコーダ出力端子に出力が表われ
   たとき上記カウンタに対し強制的にカウントアツ
   プパルスを与える早送り回路とを備えて成るデコ
   ーダ出力早送り装置。 ２ 早送り回路を、デコーダの複数の出力端子に
   対応して接続された複数の設定スイツチと、この
   複数の設定スイツチからの複数の出力の論理和を
   とる論理和回路と、この論理和回路の出力端子に
   接続された微分回路とから構成したことを特徴と
   する特許請求の範囲第１項記載のデコーダ出力早
   送り装置。 ３ 早送り回路を、デコーダの複数の出力端子に
   対応して接続された複数の設定スイツチと、この
   複数の設定スイツチの出力端子に対応して接続さ
   れた複数の微分回路と、この複数の微分回路から
   の複数の出力の論理和をとる論理和回路とから構
   成したことを特徴とする特許請求の範囲第１項記
   載のデコーダ出力早送り装置。 ４ 早送り回路を、連続しない複数の第１の出力
   を夫々受けるように設けられた第１の設定スイツ
   チ群と、他の連続しない第２の出力を夫々受ける
   ように設けられた第２の設定スイツチ群と、上記
   第１および第２の設定スイツチ群からの複数の出
   力の論理和をとる第１および第２の論理和回路
   と、この第１および第２の論理和回路の出力端子
   に接続された第１および第２の微分回路とから構
   成したことを特徴とする特許請求の範囲第１項記
   載のデコーダ出力早送り装置。 ５ 設定スイツチをデコーダの出力に応じて時分
   割動作する時分割設定スイツチで構成したことを
   特徴とする特許請求の範囲第１項記載のデコーダ
   出力早送り装置。