JPS61170283A - インバ−タの制御回路 - Google Patents
インバ−タの制御回路Info
- Publication number
- JPS61170283A JPS61170283A JP60009551A JP955185A JPS61170283A JP S61170283 A JPS61170283 A JP S61170283A JP 60009551 A JP60009551 A JP 60009551A JP 955185 A JP955185 A JP 955185A JP S61170283 A JPS61170283 A JP S61170283A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- inverter
- gate pulse
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/505—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/515—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はインバータを構成する半導体素子の破壊を防
止するようにしたインバータの制御回路に関する。
止するようにしたインバータの制御回路に関する。
この種の制御回路として従来、第３図に示す回路が知ら
れている。図において１は交流電源に接続された整流回
路であり整流回路１の出力側に直流リアクトル２が接続
され、このリアクトル２にサイリスクなどの制御整流素
子で構成されたインバータ３が接続されている。さらに
インバータ３の出力側に共振コンデンサ４と誘導負荷５
が接続されている。インバータ３を動作させる制御回路
が設けられており、６はその回路の１部分でありサイリ
スクのゲーム端子３ａ、３ｂ、３ｃ、３ｄにパルス信号
を出力させるためのタイミングを指令するタイミング発
生器であり、７は、ゲートパルス信号の切替指令を出力
する選択回路である。
れている。図において１は交流電源に接続された整流回
路であり整流回路１の出力側に直流リアクトル２が接続
され、このリアクトル２にサイリスクなどの制御整流素
子で構成されたインバータ３が接続されている。さらに
インバータ３の出力側に共振コンデンサ４と誘導負荷５
が接続されている。インバータ３を動作させる制御回路
が設けられており、６はその回路の１部分でありサイリ
スクのゲーム端子３ａ、３ｂ、３ｃ、３ｄにパルス信号
を出力させるためのタイミングを指令するタイミング発
生器であり、７は、ゲートパルス信号の切替指令を出力
する選択回路である。
また整流回路１、リアクトル２およびインハーク３から
なるインバータ装置が正常に動作しているときは高電位
の電圧を出力し故障したときは低電位の電圧を出力する
故障検出回路である。
なるインバータ装置が正常に動作しているときは高電位
の電圧を出力し故障したときは低電位の電圧を出力する
故障検出回路である。
タイミング発生回路６に回路用インバータ■１が接続さ
れその出力側が３人力ＡＮＤ素子Ａ１の１人力に接続さ
れている。また選択回路７の出力側がＡＮＤ素子Ａ１の
他の１人力に接続されるとともに回路用インバータＩ２
を介して／’、ＮＤ素子Ａ２の１人力に接続されている
故障検出回路８ （７）出ツノ側がＡＮＤ素子Ａ２の他
の１人力に接続さている。ＡＮＤ素子Ａ１．Ａ２の出力
側はダイオードＤ１〜Ｄ４を介してアンプ９に接続され
、アンプ９の出力端子ａ、ｂ、ｃ、ｄはサイリスクのゲ
ート端子３ａ、３ｂ、３ｃ、３ｄにそれぞれ接続されて
いる。
れその出力側が３人力ＡＮＤ素子Ａ１の１人力に接続さ
れている。また選択回路７の出力側がＡＮＤ素子Ａ１の
他の１人力に接続されるとともに回路用インバータＩ２
を介して／’、ＮＤ素子Ａ２の１人力に接続されている
故障検出回路８ （７）出ツノ側がＡＮＤ素子Ａ２の他
の１人力に接続さている。ＡＮＤ素子Ａ１．Ａ２の出力
側はダイオードＤ１〜Ｄ４を介してアンプ９に接続され
、アンプ９の出力端子ａ、ｂ、ｃ、ｄはサイリスクのゲ
ート端子３ａ、３ｂ、３ｃ、３ｄにそれぞれ接続されて
いる。
このような装置においてインバータ装置が正常なときは
、第４図に示すようにタイミング発生器６の矩形波出力
が低電圧になったときにアンプ９の出力端子ａ、ｔ３と
出力端子す、 ｃとから交互にゲートパルス信号が出
力され、ゲーム端子３ａ。
、第４図に示すようにタイミング発生器６の矩形波出力
が低電圧になったときにアンプ９の出力端子ａ、ｔ３と
出力端子す、 ｃとから交互にゲートパルス信号が出
力され、ゲーム端子３ａ。
３ｂ、３ｃ、３ｄに供給される。
いまゲートパルス信号が出力されている期間にインバー
タ装置が故障したりまた停電になったときに故障検出や
停電検出が行われると故障検出回路８がただちに動作し
その出力側電圧は高電位から低電位に変化する。その変
化によって瞬間に３人力ＡＮＤ：Ａ、イ△ｌ、Ａ２は非
導通となり、アンプ９からのゲートパルス信号が停止さ
れる。
タ装置が故障したりまた停電になったときに故障検出や
停電検出が行われると故障検出回路８がただちに動作し
その出力側電圧は高電位から低電位に変化する。その変
化によって瞬間に３人力ＡＮＤ：Ａ、イ△ｌ、Ａ２は非
導通となり、アンプ９からのゲートパルス信号が停止さ
れる。
ところがサイリスクを点弧させるために必要なゲートパ
ルスはサイリスクが確実にターンオン状態になるまで印
加しておく必要があった。すなわちサイリスクに流れる
電流がそれを導通状態に保最小の順電流以上になるまで
印加電圧を必要とするものであった。またゲート電流の
最小持続時間は負荷電流にも関連しており、ｄ ｉ ／
ｄ ｔが大きい場合にはゲート電流の持続時間が短か
過ぎるとチー１〜電流が充分流れずにゲート近傍に電流
が集中しサイリスクの破壊を起こす場合もあった。
ルスはサイリスクが確実にターンオン状態になるまで印
加しておく必要があった。すなわちサイリスクに流れる
電流がそれを導通状態に保最小の順電流以上になるまで
印加電圧を必要とするものであった。またゲート電流の
最小持続時間は負荷電流にも関連しており、ｄ ｉ ／
ｄ ｔが大きい場合にはゲート電流の持続時間が短か
過ぎるとチー１〜電流が充分流れずにゲート近傍に電流
が集中しサイリスクの破壊を起こす場合もあった。
したがって第１図に示す方式では、制御整流素子にゲー
トパルス信号が出力されている間に故障検出や停電検出
があると、瞬時にそのゲートパルス信号を遮断してしま
うためにデー１〜電流の持続時間が短くなり、制御整流
素子の破壊を起こすことがあった。とくに高周波誘導加
熱装置用インバータではｄｉ／ｄｔが大きくまた高周波
であるので、故障や停電を検出した場合に瞬時にゲート
パルスを停止させると、ゲートパルス信号が制御整流素
子に出力している間に停止させる可能性が確率的に高く
なり、破壊させる危険がさらに増大するという欠点があ
った。
トパルス信号が出力されている間に故障検出や停電検出
があると、瞬時にそのゲートパルス信号を遮断してしま
うためにデー１〜電流の持続時間が短くなり、制御整流
素子の破壊を起こすことがあった。とくに高周波誘導加
熱装置用インバータではｄｉ／ｄｔが大きくまた高周波
であるので、故障や停電を検出した場合に瞬時にゲート
パルスを停止させると、ゲートパルス信号が制御整流素
子に出力している間に停止させる可能性が確率的に高く
なり、破壊させる危険がさらに増大するという欠点があ
った。
この発明は上記の欠点を除去しかつ簡単な回路で確実に
保護できるインバータの制御回路を提供することを目的
とする。
保護できるインバータの制御回路を提供することを目的
とする。
この発明は、ゲートパルス信号のタイミングを調整する
タイミング発生器と、インパークの故障を検出する故障
検出回路とを備え、タイミング発生器の信号に応じてゲ
ートパルス信号を出力するインバータの制御回路に故障
検出回路の出力信号を一時記憶する記４．ａ回路を設け
、ゲートパルス信号を出力している期間には故障検出回
路が動作してもゲートパルス信号を継続して出力するよ
うにしたものである。
タイミング発生器と、インパークの故障を検出する故障
検出回路とを備え、タイミング発生器の信号に応じてゲ
ートパルス信号を出力するインバータの制御回路に故障
検出回路の出力信号を一時記憶する記４．ａ回路を設け
、ゲートパルス信号を出力している期間には故障検出回
路が動作してもゲートパルス信号を継続して出力するよ
うにしたものである。
第１図は発明の実施例を示すもので、図において第３図
と同じ符号は同一部材を示す。１１゜１２は回路用イン
バータ、１３．１４は３人力ＡＮＤ素子、１５は遅延用
フリップフロップ回路でＮＡＮＤ素子１６〜１９を組合
せて構成される。
と同じ符号は同一部材を示す。１１゜１２は回路用イン
バータ、１３．１４は３人力ＡＮＤ素子、１５は遅延用
フリップフロップ回路でＮＡＮＤ素子１６〜１９を組合
せて構成される。
２０〜２３はダイオードである。３１〜４２はＮＡＮＤ
素子１６〜１９人力または出力端子である。ゲートパル
ス選択回路７の出力側がＮＡＮＤ素子１４の１入力端子
および回路用インバータ１２を介してＮＡＮＤ素子１３
の１入力端子に接続される。タイミング発生回路６の出
力側がインバータ１１を会してＮＡＮＤ素子１３の１入
力端子に接続されるとともにＮＡＮＤ素子１６の入力端
子３５に接続され、故障検出回路８の出力側がＮＡＮＤ
素子１７の入力端子３１に接続されＮＡＮＤ素子１９の
出力端子４１がＮＡＮＤ素子１３の他の入力端子に接続
されている。
素子１６〜１９人力または出力端子である。ゲートパル
ス選択回路７の出力側がＮＡＮＤ素子１４の１入力端子
および回路用インバータ１２を介してＮＡＮＤ素子１３
の１入力端子に接続される。タイミング発生回路６の出
力側がインバータ１１を会してＮＡＮＤ素子１３の１入
力端子に接続されるとともにＮＡＮＤ素子１６の入力端
子３５に接続され、故障検出回路８の出力側がＮＡＮＤ
素子１７の入力端子３１に接続されＮＡＮＤ素子１９の
出力端子４１がＮＡＮＤ素子１３の他の入力端子に接続
されている。
このような構成において、動作を説明するための第２図
における時点１．においていまタイミング発生回路６の
出力が高電位すなわちＨレベルとすると、端子３］、、
３５が１−■レベルであり、故障検出回路８の出力もＩ
（レベルであると、入力罪１子３１かｌ（レベルであり
、したがって出力端子３３は低電位すなわちＬレベルと
なり入力端子３４もＬレベルとなる。入力端子３４がＬ
レベルで入力端子３５がＩ］レレベであるので出力端子
３６は１１レヘルとなる。出力端子３３がＩ７レヘル、
出力端子３６がＨレベルであるから、フリップフロップ
１５の出力側である出力端子４１はＨレベルである。
における時点１．においていまタイミング発生回路６の
出力が高電位すなわちＨレベルとすると、端子３］、、
３５が１−■レベルであり、故障検出回路８の出力もＩ
（レベルであると、入力罪１子３１かｌ（レベルであり
、したがって出力端子３３は低電位すなわちＬレベルと
なり入力端子３４もＬレベルとなる。入力端子３４がＬ
レベルで入力端子３５がＩ］レレベであるので出力端子
３６は１１レヘルとなる。出力端子３３がＩ７レヘル、
出力端子３６がＨレベルであるから、フリップフロップ
１５の出力側である出力端子４１はＨレベルである。
故障検出回路８の出力側が時点ｔ２においてＬレベルに
変化すると入力端子３１が■、レレベとなり出力端子３
３と入ノｊ端子３４がＩ−Ｔレベルとなる。
変化すると入力端子３１が■、レレベとなり出力端子３
３と入ノｊ端子３４がＩ−Ｔレベルとなる。
−力信号タイミング発生回路６の出力ずなわち入力端子
３５がＩ］レレベであるので出力端子３６はＬレベルと
なる。その結果出力端子４２が■（レベルとなり、出力
端子４１はＬレベルとなる。したがってその時点からゲ
ートパルス信号がインバータ３に供給されなくなり停止
される。
３５がＩ］レレベであるので出力端子３６はＬレベルと
なる。その結果出力端子４２が■（レベルとなり、出力
端子４１はＬレベルとなる。したがってその時点からゲ
ートパルス信号がインバータ３に供給されなくなり停止
される。
いま故障検出回路８がＨレベルである時点ｔ３において
タイミング発生回路６が１７レベルに変わった場合には
、入力端子３２．３５がＬレベルとなり、入力端子３１
がＩ］レレベであるから、出力端子３３ 、 ３６がＨ
レベルとなる。入力端子３７．４０がＴ（レベルとなる
が出力端子４１はＩＩレレベのままである。
タイミング発生回路６が１７レベルに変わった場合には
、入力端子３２．３５がＬレベルとなり、入力端子３１
がＩ］レレベであるから、出力端子３３ 、 ３６がＨ
レベルとなる。入力端子３７．４０がＴ（レベルとなる
が出力端子４１はＩＩレレベのままである。
ついで時点ｔ４において故障検出回路８が１．レベルに
なると入力端子３１が■７レヘルになるが出力端子３３
は１１レヘルのままであり変化しない。
なると入力端子３１が■７レヘルになるが出力端子３３
は１１レヘルのままであり変化しない。
したがって出力端子４１の出力も変化しない。
ついでタイミング発生回路６の出力が時点ｔ５において
Ｈレベルになると、入力端子３２．３５がＨレベルとな
り入力端子３１がＬレベルであるので出力端子３３がＨ
のままであり、したがって出力端子３６はＬレベルとな
る。入力端子３７かＨレベルで出力端子３６がＬレベル
となり、出力端子４１が■、レベルとなる。したがって
ＮＡＮＤ素子１３．１４の出力が１．レベルとなりパル
スアンプ９の出力端子ａ、 ｂ、 ｃ、 ｄは零
電位となりケートパルス信号が出力されなくなる。
Ｈレベルになると、入力端子３２．３５がＨレベルとな
り入力端子３１がＬレベルであるので出力端子３３がＨ
のままであり、したがって出力端子３６はＬレベルとな
る。入力端子３７かＨレベルで出力端子３６がＬレベル
となり、出力端子４１が■、レベルとなる。したがって
ＮＡＮＤ素子１３．１４の出力が１．レベルとなりパル
スアンプ９の出力端子ａ、 ｂ、 ｃ、 ｄは零
電位となりケートパルス信号が出力されなくなる。
このようにタイミング発生回路６の信号によってアンプ
９から出力されるゲートパルス信号はタイミング発生器
６の出力がＨレベルに変わった時点で始めてパルスアン
プ信号が出なくなる。すなわち所定のゲートパルス信号
が出力してしまうまでは途中では停止しなくなる。
９から出力されるゲートパルス信号はタイミング発生器
６の出力がＨレベルに変わった時点で始めてパルスアン
プ信号が出なくなる。すなわち所定のゲートパルス信号
が出力してしまうまでは途中では停止しなくなる。
この発明によればタイミング発生器とインバータの故障
を検知する故障検出回路を備えたインバータの制御回路
に、故障検出回路の出力信号を一時記憶する記憶回路を
設はタイミング発生器の信号に応じてゲートパルス信号
を出力している間は故障検出回路からゲートパルス信号
を停止させる信号が出力させてもゲートパルス信号を停
止させることなく継続して出力するようにしたのでイン
バータ用素子を動作させるに充分な期間ゲートパルス信
号を出力することができるようになり、したがってイン
バータ用素子の破壊を防止することができる。
を検知する故障検出回路を備えたインバータの制御回路
に、故障検出回路の出力信号を一時記憶する記憶回路を
設はタイミング発生器の信号に応じてゲートパルス信号
を出力している間は故障検出回路からゲートパルス信号
を停止させる信号が出力させてもゲートパルス信号を停
止させることなく継続して出力するようにしたのでイン
バータ用素子を動作させるに充分な期間ゲートパルス信
号を出力することができるようになり、したがってイン
バータ用素子の破壊を防止することができる。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の制御回路の動作を説明するためのタイムチャー
ト、第３図は従来の制御回路を示す回路図、第４図は従
来の制御回路の動作を示すタイムチャートである。 ３・・・インバータ、６・・・タイミング発生器、８・
・・故障検出回路、１５・・・遅延用フリップフロップ
。
の発明の制御回路の動作を説明するためのタイムチャー
ト、第３図は従来の制御回路を示す回路図、第４図は従
来の制御回路の動作を示すタイムチャートである。 ３・・・インバータ、６・・・タイミング発生器、８・
・・故障検出回路、１５・・・遅延用フリップフロップ
。
Claims (1)
- １）インバータを構成する半導体素子のゲートに供給す
るゲートパルス信号の出力タイミングを制御するタイミ
ング発生器と、インバータの故障を検知して前記ゲート
パルス信号を停止するための信号を出力する故障検出回
路とを備え、前記タイミング発生器の信号に応じて前記
ゲートパルス信号を出力するインバータの制御回路おい
て、前記故障検出回路の出力信号を一時記憶する記憶回
路を設け、前記ゲートパルス信号を出力している期間は
、前記故障検出回路の出力信号が出力しても前記ゲート
パルス信号を引続き出力するようにしたことを特徴とす
るインバータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009551A JPS61170283A (ja) | 1985-01-22 | 1985-01-22 | インバ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009551A JPS61170283A (ja) | 1985-01-22 | 1985-01-22 | インバ−タの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170283A true JPS61170283A (ja) | 1986-07-31 |
Family
ID=11723411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009551A Pending JPS61170283A (ja) | 1985-01-22 | 1985-01-22 | インバ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170283A (ja) |
-
1985
- 1985-01-22 JP JP60009551A patent/JPS61170283A/ja active Pending
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