JPS61163423U - - Google Patents
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- Publication number
- JPS61163423U JPS61163423U JP4606985U JP4606985U JPS61163423U JP S61163423 U JPS61163423 U JP S61163423U JP 4606985 U JP4606985 U JP 4606985U JP 4606985 U JP4606985 U JP 4606985U JP S61163423 U JPS61163423 U JP S61163423U
- Authority
- JP
- Japan
- Prior art keywords
- fet
- resistor
- bias
- bias circuit
- capacitor
- Prior art date
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Amplifiers (AREA)
Description
第１図はこの考案の一実施例によるＦＥＴバイ
アス回路を示す等価回路図、第２図は従来のバイ
アス回路を示す等価回路図である。 １はＦＥＴ、２ａはＦＥＴの入力インピーダン
ス調整用抵抗、２ｂはＦＥＴの出力インピーダン
ス調整用抵抗、３ａ及び３ｂはキヤパシタ、４は
ゲートバイアス調整用抵抗、５はドレインバイア
ス調整用抵抗、６ａ及び６ｂはチヨーク回路、７
ａ及び７ｂはバイアス回図である。なお、図中同
一あるいは相当部分には同一符号を付して示して
ある。
アス回路を示す等価回路図、第２図は従来のバイ
アス回路を示す等価回路図である。 １はＦＥＴ、２ａはＦＥＴの入力インピーダン
ス調整用抵抗、２ｂはＦＥＴの出力インピーダン
ス調整用抵抗、３ａ及び３ｂはキヤパシタ、４は
ゲートバイアス調整用抵抗、５はドレインバイア
ス調整用抵抗、６ａ及び６ｂはチヨーク回路、７
ａ及び７ｂはバイアス回図である。なお、図中同
一あるいは相当部分には同一符号を付して示して
ある。
Claims (1)
- 増幅素子であるＦＥＴと、前記ＦＥＴに一端を
接続した第１の抵抗と、前記第１の抵抗の他端に
接続したキヤパシタ及び第２の抵抗とを備えたこ
とを特徴とするＦＥＴバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4606985U JPS61163423U (ja) | 1985-03-29 | 1985-03-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4606985U JPS61163423U (ja) | 1985-03-29 | 1985-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163423U true JPS61163423U (ja) | 1986-10-09 |
Family
ID=30560128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4606985U Pending JPS61163423U (ja) | 1985-03-29 | 1985-03-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163423U (ja) |
-
1985
- 1985-03-29 JP JP4606985U patent/JPS61163423U/ja active Pending