JPS6116332A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はマイクロプログラム制御装置に関するもので
ある。

〔従来技術〕

従来のマイクロプログラム制御装置においては。

特に、いくつかの専用回路を持つ専用データ処理データ
処理装置で用いられるマイクロプログラム制御装置にお
いては１通常のマイクロプログラムでは余り使われない
マイクロ命令が多く用意されており、制御記憶装置に格
納され℃いるマイクロプログラムの中で、ノーオペレー
ションを示すコードの占める割合いが多かった。

ｍ　／　図（Ａ）　、　（Ｂ）は、マイクロプログラム
制御装置で使われるビット巾６ｑビットのマイクロ命令
フォーマットと各フィールドの用途とをそれぞれ示した
もので、（Ｆｌ）、（ＦＪ）、（ＦＪ）、（Ｆ弘）、（
Ｆ５）はフィールド名を懺わしている。（Ｆｉ）フィー
材゛は実際には更に細分化されているが、この発明の説
明には直接的な関係はないので、標準命令群として１つ
にまとめである６（Ｆ２）、（Ｆ、？）。

（Ｆｐ）、（ｐ、ｔ）は専用データ処理装置に特有の専
用回路を制御するためのフィールドである。各フィール
ドのビット巾は、例えば、（Ｆｉ）が３ｓビツト、（Ｆ
Ｊ）、（ＦＪ）、（Ｆｉ）、（Ｆ、ｔ）はそれぞれｇビ
ットずつＫされている。

第２図は従来のマイクロプログラム制御装置を構成する
論理ユニットのうち、命令読出し、解読部を示す概略図
であり、この第２図において、（３Ｏ）ハマイクロアド
レスレジスタ、（ｑｏ）は制御記憶装置、（ｓｈｏ）は
制御データレジスタ、　（ｂｏ）は命令解読器を示す。

また、（１）は入力マイクロアドレス線、（コンはマイ
クロアドレス線、　ｆ、：？）　、　（りは制御データ
線、　（！Ｉ　、　（６１ｌ　（７１は制御信号線を示
す。

第一図に示された制御記憶装置（ｖＯ）の記憶容量は例
えば７６キロワソドであるが５図中の斜線部分（ｐＯａ
）にはノーオペレーションヲ示スコードが格納されてい
る。従って、この例では制御記憶装置（ダθ）の記憶容
量の部分の／にはノーオペレーションを示すコードが格
納されている。すなわち、制御記憶装置として記憶容量
が７６キロピツトの記憶素子を使った場合には全素子６
Ｖ個のうち７６個が無駄に使われているという欠点を有
していた。

〔発明の概要〕

この発明は上記されたような欠点を除去するためになさ
れたものであり、４イクロプログラムを記憶する制御記
憶装置を互いにビット中の異なる標準命令領域と専用命
令領域とに分けることにより、制御記憶装置を構成する
記憶素子の数を減少できるようにしたものである。

〔発明の実施例〕

第３図はこの発明によるマイクロプログラム制御装置を
構成する論理ユニットのうち、命令読出し、解読部を示
す概略図であり、この第３図において、（３／）＋ｔマ
イクロアドレスレジスタ、（ｌＩ／）は制御記憶装置、
（ｊ／）は制御データレジスタ。

（ＡＩ）は命令解読器、（１０）は命令コード補填回路
を示す。また、（す）は入力マイクロアドレス線。

（テ）はマイクロアドレス線、（１０）はマイクロアド
レスの上位ｌビット、（／／）は命令コード補填回路へ
の入力線、（７，２）、（／Ｊ）、（ｚｌＩ）は制御デ
ータ、（ｔｓ）、（ｌｂ）、（ｙｌ）は制御信号線を示
す。

第３図に示された制御記憶装置（す／）は記憶容量が例
えば／６キロワードのものであるが、先頭ξキロワード
な標準命令領域（＠／Ａ）と呼び、こへにはｌワード３
．２ビツトのマイクロプログラムが格納される。残りｇ
キロワードを専用命令領域（グｌＢ）と呼び、こ匁には
／ワード６クビントのマ・イクロプログラムが格納され
る。すなわち、標準命令領域（＠／Ａ）Ｋは第１図で示
したフィールド（Ｆ／）のみを使ったマイクロプログラ
ムを格納し、専用都令領域（ｚｌＢ）には第１図で示し
たフィールド（Ｆ／）以外Ｋ（Ｆｘ）、（７，７）、（
Ｆｖ）。

（Ｆ３）を使ったマイクロプログラムを格納するように
され′Ｃいる。このように、制御記憶装置をビット中の
異なる２つの領域に分けることにより、記憶容量が７６
キロビツトの記憶素子を用いた場合には’Ｉ　ｇ　ＭＪ
で制御記憶装置が構成される。

この第３図に示されているマイクロ命令読出し、解読回
路は次のように動作される。先ず、処理の第１サイクル
で、マイクロアドレスレジスタ（Ｊ／）に保持されたア
ドレスで制御記憶装置（Ｌ！／）をアクセスし、制御デ
ータの上位３コピントはそのまま制闘データレジスタ（
、ｔｚ）ｉ移され、下位３ユピツトについては、命令コ
ード補填回路（りＯ）によって、前記アドレスの上位／
ビット（ｌＯ）が０であれば０を、また、／であれば対
応の制御データを、制御データレジスタ（Ｓ／）に格納
する。次に、処理の第１サイクルでは、制御データレジ
スタ（ｙｌ）から取り出した制御データを入力として、
命令解読器（６／）によって所定の制御信号（／ｋ）。

（ｔ６）、（ｚり）が生成される。

第９図には、第３図における命令コード補填回路（りＯ
）の内部構成図が示されている。ここで、（り／）、（
？ユ）Ａ７３）Ａ７ダ）はＡＮＤゲートである。なお、
実際の回路では３コ個のＡＮＤゲートが並んでいるもの
であるが５図解を簡単にするため。

ダ個のＡＮＤゲートだけが表わされている。これらのＡ
ＮＤゲート（り／）、（７コ）、（７，７）、（７１Ｉ
）は。

アドレスの上位／ピント（１０）と命令コード補填回路
（７０）への入力ｉ（／／ａ）、（７１ｂ）、（ｌｌｃ
）。

（／ｌｄ）を入力とし、アドレスの上位ｌビット（／θ
）がθであれば制御データ線（ｌユａ）　、　（１ｘｂ
）。

（ｌＸＣ）、（／ユｄ）にそれぞれ０を出力し、前記上
位ｌビット（１０）が７であればそれぞれ入力線（／／
ａ）、（／／ｂ）、（／／ｃ）、（／ｌｄ）上の値を出
力する。

以上に説明されたようにマイクロプログラム装置を構成
するとことにより、従来のこの種の装置に比べて制御記
憶素子の数を確実に減少させることができる。

なお、上記実施例では特定のマイクロプログラム制御装
置の構成・動作について説明されたが。

この発明は、これに限ることなく、任意のマイクロプロ
グラム制御装置に適用できることは勿論である。

〔発明の効果〕

以上のように、この発明に係るマイクロプログラム制御
装置によれ・ば、制御記憶装置をそれぞれビット巾の異
なる標準命令領域と専用命令領域とに分け、命令コード
補填回路と組み合わせることによって制御記憶装置を構
成する記憶素子を減少させることができるという効果が
ある。

【図面の簡単な説明】

第１図は、本発明を説明するためのマイクロ命令フォー
マットおよび用途の例示図、第一図は。 従来のマイクロプログラム制御装置を構成する論理ユニ
ットの要部を示す概略図、第３図は、この発明の実施例
によるマイクロプログラム制御装置を構成する論理ユニ
ットの要部を示す概略図、第９図は、第３図における命
令コード補填回路の論理回路図を示す。 、３０．．３／・・マイクロアドレスレジスタ。 グ０．グト・制御記憶装置、Ｓθ、ｓｉ・・制御データ
レジスタ、１．０．ｌｓｌ・・命令解読器。 ＩＩ／Ａ・・標準命令領域、９／Ｂ・・専用命令領域、
りθ・・命令コード補填回路。 なお、各図中、同一符号は同−又は相当部分を示す。 壓１図 （Ａ） （Ｂ） 惠４図 手続補正書「自発」 昭和　　年　　月　　日 ６０．３．１２

Claims (2)

【特許請求の範囲】
1. （１）所定のマイクロ命令を用いて制御対象を制御する
   マイクロプログラム制御装置において、前記マイクロプ
   ログラムを記憶する制御記憶装置は互いにビット幅の異
   なる標準命令領域と専用命令領域とに分けられているこ
   とを特徴とするマイクロプログラム制御装置。
2. （２）標準命令領域のマイクロ命令に対しては、その下
   位ビット部分に所定のコードを補なうための手段が含ま
   れている特許請求の範囲第１項記載のマイクロプログラ
   ム制御装置。