JPS61160198A - Alarm controller - Google Patents
Alarm controllerInfo
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- JPS61160198A JPS61160198A JP193285A JP193285A JPS61160198A JP S61160198 A JPS61160198 A JP S61160198A JP 193285 A JP193285 A JP 193285A JP 193285 A JP193285 A JP 193285A JP S61160198 A JPS61160198 A JP S61160198A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、警報制御装置に関する。特に、計算機を含む
情報処理装置に適用し、複数の警報源からの単一または
複数同時に発生した警報に対する断続鳴動制御方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an alarm control device. In particular, the present invention is applied to information processing devices including computers, and relates to an intermittent ringing control method for single or multiple alarms generated simultaneously from a plurality of alarm sources.
（概 要〕
本発明は、ｎ個（ｎは２以上の整数）の警報源を有する
警報制御装置において、
ｎ個の警報源の組合せにそれぞれ対応する断続信号を出
力して警報装置を断続鳴動させることにより、
複数の警報が同時に発生しても容易にかつ迅速に発生源
を確認することができるようにしたものである。(Summary) The present invention provides an alarm control device having n alarm sources (n is an integer of 2 or more), which outputs an intermittent signal corresponding to each combination of the n alarm sources to cause the alarm device to sound intermittently. By doing so, even if multiple alarms occur at the same time, the source can be easily and quickly confirmed.
従来は、計算機を含む情報処理装置に警報が出ると警報
装置が連続鳴動、またはある一定／＜ターンの断続鳴動
することにより警報を通知していた。Conventionally, when an alarm is issued to an information processing device including a computer, an alarm device notifies the user of the alarm by continuously sounding or by emitting intermittent sounds for a certain number of turns.
先行出願
特願昭５９−１４００７０
〔発明が解決しようとする問題点〕
しかし、このような方法では、複数の警報源を入力とす
る警報制御装置で、警報が発生する毎に表示ランプなど
によりいずれの警報源からのものかを確認する必要があ
るために、障害装置の迅速な障害対応および保守が行え
ない欠点があった。Prior Application Patent Application No. 59-140070 [Problems to be Solved by the Invention] However, in such a method, in an alarm control device that receives input from multiple alarm sources, each time an alarm occurs, an indicator lamp or the like is used to Since it is necessary to confirm whether the alarm is coming from the same alarm source, there is a drawback that prompt troubleshooting and maintenance of the faulty device cannot be carried out.
また複数の警報が同時発生するか、または第一の警報を
抑止する前に第二の警報が発生した場合などは、ランプ
表示などを確認するまでは複数の警報発生に気がつかな
い欠点があった。Additionally, if multiple alarms occur at the same time, or if a second alarm occurs before the first alarm is suppressed, there is a drawback that you will not notice the occurrence of multiple alarms until you check the lamp display etc. .
本発明は上記の欠点を解決するもので、障害装置の迅速
な障害対応処置および保守ができ、かつ、複数警報の同
時発生に対しても容易に迅速に発生源を認識できる障害
対応処置および保守性の優れた警報制御装置を提供する
ことを目的とする。The present invention solves the above-mentioned drawbacks, and is capable of swiftly performing troubleshooting and maintenance of faulty devices, and easily and quickly identifying the source of multiple alarms occurring simultaneously. The purpose of this invention is to provide an alarm control device with excellent performance.
本発明は、警報信号を発生する警報源に接続されるｎ個
（ｎは２以上の整数）の入力端子と、外部の警報装置に
接続される出力端子と、上記入力端子の信号を編集して
出力端子に出力する制御手段とを備えた警報制御装置に
おいて、上記制御手段に、上記ｎ個の入力端子に対応す
る断続信号を出力する断続制御手段と、上記入力端子の
信号をそれぞれ保持するレジスタと、このレジスタの出
力信号とそれに対応する上記断続信号との論理積をそれ
ぞれ演算する複数の第一の論理積回路と、この論理積回
路の出力信号の論理和を演算する第一の論理和回路と、
上記入力端子の信号の論理和を演算する第二の論理和回
路と、上記第一および第二の論理和回路の出力信号の論
理積を演算して上記出力端子に与える第二の論理積回路
とを含むことを特徴とする。The present invention has n input terminals (n is an integer of 2 or more) connected to an alarm source that generates an alarm signal, an output terminal connected to an external alarm device, and the signals of the input terminals are edited. In the alarm control device, the control means includes an intermittent control means for outputting intermittent signals corresponding to the n input terminals, and a signal from the input terminals, respectively. a register, a plurality of first AND circuits that calculate the logical product of the output signal of the register and the corresponding intermittent signal, and a first logic that calculates the logical sum of the output signals of the logical product circuits. sum circuit and
a second logical sum circuit that calculates the logical sum of the signals of the input terminal; and a second logical AND circuit that calculates the logical product of the output signals of the first and second logical sum circuits and provides the result to the output terminal. It is characterized by including.
（作 用〕
本発明は、断続制御手段でｎ個の入力端子にそれぞれ対
応する断続信号を発生する。入力端子の信号をレジスタ
で保持し、第一の論理積回路でレジスタの出力信号とそ
れに対応する断続信号の論理積を演算して、入力端子に
対応して断続する信号を出力する。さらに、第一の論理
和回路でこの断続する信号の論理和を演算して入力端子
の組合せに対応して断続する信号を出力する。第二の論
理和回路で警報信号の論理和を演算した信号と上記の入
力端子の組合せに対応して断続する信号との論理積を第
二の論理積回路で演算して出力し、警報装置を断続鳴動
することにより、警報源を容易にかつ迅速に確認するこ
とができる。(Function) In the present invention, the intermittent control means generates intermittent signals respectively corresponding to n input terminals.The signal of the input terminal is held in a register, and the first AND circuit combines the output signal of the register with the intermittent signal. The logical AND of the corresponding intermittent signals is calculated to output an intermittent signal corresponding to the input terminal.Furthermore, the first logical sum circuit calculates the logical sum of the intermittent signals, and the combination of the input terminals is output. A corresponding intermittent signal is output.The second logical product is the logical product of the signal obtained by logically ORing the alarm signal in the second logical sum circuit and the signal that is intermittent corresponding to the combination of the input terminals. By calculating and outputting the information in a circuit and causing the alarm device to sound intermittently, the source of the alarm can be easily and quickly confirmed.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明一実施例警報制御装置のブロック構成図
である。第１図において、警報源１〜４から警報信号１
０１〜１０４がそれぞれ警報前縁検出回路１１〜１４の
入力に接続される。FIG. 1 is a block diagram of an alarm control device according to an embodiment of the present invention. In FIG. 1, alarm signals 1 from alarm sources 1 to 4
01 to 104 are connected to the inputs of alarm leading edge detection circuits 11 to 14, respectively.
ここで本発明の特徴とするところは、一点鎖線で囲む警
報源に対応する断続信号制御部分である。Here, the feature of the present invention is the intermittent signal control portion corresponding to the alarm source surrounded by the one-dot chain line.
警報前縁検出回路１１〜１４から警報前縁信号１１１〜
１１４がそれぞれ警報保持レジスタ２１〜２４のセット
人力Ｓおよび論理積回路３１〜３４の一方の入力に接続
される。警報保持レジスタ２１〜２４の出力信号１２１
〜１２４がそれぞれ上記論理積回路３１〜３４の他の入
力に接続される。論理積回路３１〜３４の出力信号１３
１〜１３４がそれぞれ論理和回路４０の入力に接続され
る。警報保持レジスタ２１〜２４の出力信号１２１〜１
２４は分岐されて論理積回路４１〜４４の一方の入力に
接続される。論理和回路４０の出力信号１４０がフリッ
プフロップ５０のセット人力Ｓに接続される。断続制御
回路７５から警報源１〜４に対応するパターンで断続す
る出力信号１７５．２７５．３７５．４７５がそれぞれ
上記論理積回路４１〜４４の他の入力に接続される。論
理積回路４１〜４４から警報源１〜４に対応するパター
ンで断続する出力信号がそれぞれ論理和回路５１に接続
される。論理和回路４０の出力信号１４０がフリップフ
ロップ５０のセット人力Ｓに接続される。フリップフロ
ップ５０の出力信号１５０および論理和回路５１の出力
信号１５１はそれぞれ論理積回路５２の入力に接続され
る。論理積回路５２から各警報源１〜４の組合せに対応
してそれぞれ異なったパターンで断続する出力信号１５
２が出力端子６０を介して警報装置６１に接続される。Alarm leading edge signals 111~ from alarm leading edge detection circuits 11~14
114 are connected to the set input S of the alarm holding registers 21-24 and one input of the AND circuits 31-34, respectively. Output signal 121 of alarm holding registers 21 to 24
-124 are connected to other inputs of the AND circuits 31-34, respectively. Output signal 13 of AND circuits 31 to 34
1 to 134 are respectively connected to the input of the OR circuit 40. Output signals 121-1 of alarm holding registers 21-24
24 is branched and connected to one input of AND circuits 41-44. The output signal 140 of the OR circuit 40 is connected to the set signal S of the flip-flop 50. Output signals 175, 275, 375, and 475 which are intermittent in patterns corresponding to alarm sources 1 to 4 from the intermittent control circuit 75 are connected to other inputs of the AND circuits 41 to 44, respectively. Output signals which are intermittent in patterns corresponding to the alarm sources 1 to 4 from the AND circuits 41 to 44 are connected to the OR circuit 51, respectively. The output signal 140 of the OR circuit 40 is connected to the set signal S of the flip-flop 50. The output signal 150 of the flip-flop 50 and the output signal 151 of the OR circuit 51 are respectively connected to the input of the AND circuit 52. Output signals 15 are output from the AND circuit 52 and intermittent in different patterns corresponding to the combinations of alarm sources 1 to 4.
2 is connected to an alarm device 61 via an output terminal 60.
警報装置６１は警報源を容易に認識できる断続鳴動をす
る。The alarm device 61 makes an intermittent sound so that the alarm source can be easily recognized.
リセットスイッチ８０を押下するとリセットスイッチ８
０の出力信号１８０がフリップフロップ５０のリセット
人力Ｒに接続され、フリップフロップ５０はリセットさ
れ論理積回路５２により警報は抑止される。When the reset switch 80 is pressed, the reset switch 8
The zero output signal 180 is connected to the reset input R of the flip-flop 50, the flip-flop 50 is reset, and the AND circuit 52 suppresses the alarm.
警報源１〜４の警報信号１０１〜１０４はそれぞれ分岐
されて否定論理和回路７１の入力に接続され、警報信号
１０１〜１０４が全てｒＯＪのとき否定論理和回路７１
の出力信号１７１は「１」となる。リセットスイッチ８
０の出力信号１８０はまたフリップフロップ７２のセッ
ト人力Ｓに接続され、フリップフロップ７２はセットさ
れる。フリップフロップ７２の出力信号１７２および否
定論理和回路７１の出力信号１７１は論理積回路７３の
入力にそれぞれ接続される。論理積回路７３の出力信号
１７３は警報保持レジスタ２１〜２４のリセット人力Ｒ
に接続され、警報保持レジスタ２１〜２４はリセットさ
れる。The alarm signals 101 to 104 of the alarm sources 1 to 4 are branched and connected to the input of the NOR circuit 71, and when the alarm signals 101 to 104 are all rOJ, the NOR circuit 71
The output signal 171 becomes "1". Reset switch 8
The zero output signal 180 is also connected to the set input S of flip-flop 72, and flip-flop 72 is set. The output signal 172 of the flip-flop 72 and the output signal 171 of the NOR circuit 71 are respectively connected to the input of the AND circuit 73. The output signal 173 of the AND circuit 73 is used to manually reset the alarm holding registers 21 to 24.
, and the alarm holding registers 21 to 24 are reset.
警報保持レジスタ２１〜２４の出力信号１２１〜１２４
はそれぞれ分岐されて否定論理和回路７４の入力に接続
される。出力信号１２１〜１２４が全て「０」のとき、
否定論理和回路７４の出力信号１７４は「１」となる。Output signals 121 to 124 of alarm holding registers 21 to 24
are branched and connected to the input of the NOR circuit 74, respectively. When the output signals 121 to 124 are all "0",
The output signal 174 of the NOR circuit 74 becomes "1".
出力信号１７４はフリップフロップ７２のリセット人力
Ｒに接続され、出力信号１７１は論理積回路７３により
抑止され、警報保持レジスタ２１〜２４は動作可能状態
になる。The output signal 174 is connected to the reset input R of the flip-flop 72, the output signal 171 is inhibited by the AND circuit 73, and the alarm holding registers 21-24 are enabled.
このような構成の警報制御装置の動作について説明する
。第２図は本発明の警報制御装置の断続制御回路の出力
信号波形のタイムチャートである。The operation of the alarm control device having such a configuration will be explained. FIG. 2 is a time chart of the output signal waveform of the intermittent control circuit of the alarm control device of the present invention.
第２図に示す符号は、第１図に示す「×」印の部分の信
号波形を示す。The symbols shown in FIG. 2 indicate the signal waveforms in the "x" marked portions shown in FIG.
第１図において、まず警報源１から警報が発生したと仮
定すれば、警報信号１０１は警報前縁検出回路１１に供
給され、この警報前縁検出回路１１により警報信号の前
縁が検出され、警報前縁信号１１１として警報保持レジ
スタ２１に供給される。警報前縁信号１１１は警報保持
レジスタ２１をセントし、レジスタ２１の出力１２１と
警報前縁信号１１１は論理積回路３１で論理積されてそ
の出力信号１３１は論理和回路４０に供給される。In FIG. 1, assuming that an alarm is generated from the alarm source 1, an alarm signal 101 is supplied to the alarm leading edge detection circuit 11, and the leading edge of the alarm signal is detected by the alarm leading edge detection circuit 11. It is supplied to the alarm holding register 21 as an alarm leading edge signal 111. The alarm leading edge signal 111 is sent to the alarm holding register 21, and the output 121 of the register 21 and the alarm leading edge signal 111 are ANDed by the AND circuit 31, and the output signal 131 is supplied to the OR circuit 40.
一方、警報保持レジスタ２１の出力１２１と断続制御回
路７５の出力信号１７５は論理積回路４１で論理積され
てその出力信号１４１は論理和回路５１に供給される。On the other hand, the output 121 of the alarm holding register 21 and the output signal 175 of the intermittent control circuit 75 are ANDed by the AND circuit 41, and the output signal 141 is supplied to the OR circuit 51.
同様の回路が警報源１〜４について４系統構成され、そ
れぞれ論理和回路４０および５１の入力に接続されてい
る。Four similar circuits are configured for alarm sources 1 to 4, and are connected to inputs of OR circuits 40 and 51, respectively.
論理和回路４０の出力信号１４０はフリップフロップ５
０に供給されフリップフロップ５ｏをセットする。The output signal 140 of the OR circuit 40 is output from the flip-flop 5.
0 and sets the flip-flop 5o.
フリップフロップ５０の出力信号１５０と論理和回路５
１の出力信号１５１とは論理積回路５２で論理積され、
その出力信号１５２は出力端子６０を介して警報装置６
１に供給され警報装置６１が断続鳴動するように構成さ
れる。Output signal 150 of flip-flop 50 and OR circuit 5
It is ANDed with the output signal 151 of 1 in the AND circuit 52,
The output signal 152 is transmitted to the alarm device 6 via the output terminal 60.
1, and the alarm device 61 is configured to sound intermittently.
警報装置６１が断続鳴動したときこれを抑止するには、
リセットスイッチ８０を一時的に押せば、フリップフロ
ップ５０にリセット信号１８０が送られ、断続鳴動は停
止する。リセットスイッチ８ｏがら手を離すと、リセッ
ト信号１８０はなくなるが、フリップフロップ５０はリ
セット信号のままになる。なお、このときに警報信号１
０１が解除されてなくとも、警報前縁信号１１１は存在
しないので論理積ゲート３１は信号１３１を出力せず、
したがってセットすることはない。このように警報が抑
止された状態で他の警報源２〜４の何れがが警報信号１
０２〜１０４を発生すると上記同様の動作で再び警報装
置６１を断続鳴動させることができる。このとき断続制
御回路７５の出力信号１７５．２７５．３７５および４
７５が第２図に示すように警報源１〜４に対応して異な
っているので断続鳴動パターンを聴いただけで警報源を
容易に認識できる。To prevent the alarm device 61 from ringing intermittently,
If the reset switch 80 is pressed temporarily, a reset signal 180 is sent to the flip-flop 50, and the intermittent ringing stops. When the reset switch 8o is released, the reset signal 180 disappears, but the flip-flop 50 remains at the reset signal. In addition, at this time, alarm signal 1
Even if 01 is not cleared, the AND gate 31 does not output the signal 131 because the alarm leading edge signal 111 does not exist.
Therefore, there is no need to set it. In this state where the alarm is suppressed, which of the other alarm sources 2 to 4 will generate the alarm signal 1?
02 to 104, the alarm device 61 can be made to sound intermittently again by the same operation as described above. At this time, the output signals 175, 275, 375 and 4 of the intermittent control circuit 75
As shown in FIG. 2, the alarm sources 75 are different depending on the alarm sources 1 to 4, so that the alarm sources can be easily recognized just by listening to the intermittent ringing pattern.
さらにこの鳴動を抑止するには上記同様リセットスイッ
チ８０を押せばよい。また、警報源１〜４の複数個が同
時に警報を発生した場合には、第２図の断続鳴動パター
ンＥ、〜Ｅｌｌに示すように各々異なった鳴動パターン
となりこれを聴いただけで複数の警報源を認識すること
ができる。In order to further suppress this ringing, the reset switch 80 can be pressed in the same manner as described above. In addition, if multiple alarm sources 1 to 4 generate alarms at the same time, each of them will have a different sounding pattern as shown in intermittent sounding patterns E and ~Ell in Figure 2. can be recognized.
次に警報源１〜４の１個以上が動作後にすべての警報信
号１０１〜１０４が解除された場合の動作を説明する。Next, the operation when all the alarm signals 101 to 104 are canceled after one or more of the alarm sources 1 to 4 is activated will be described.
まず警報源１〜４の警報信号１０１〜１０４の全てが論
理「０」になる。このために、否定論理和回路７１の小
力信号１７１は論理ｒｌＪになる。First, all alarm signals 101-104 of alarm sources 1-4 become logic "0". Therefore, the small signal 171 of the NOR circuit 71 becomes logic rlJ.
また、フリップフロップ７２の出力信号１７２はリセッ
トスイッチ８０の押下により論理「１」になるので、論
理積回路７３の出力信号１７３は論理「１」となる。し
たがってすでに警報前縁信号１１１〜１１４のいずれか
を記憶している警報保持レジスタ２１〜２４がすべてク
リアされ、警報保持レジスタ２１〜２４の出力信号１２
１〜１２４が全て論理「０」となる。Further, since the output signal 172 of the flip-flop 72 becomes logic "1" by pressing the reset switch 80, the output signal 173 of the AND circuit 73 becomes logic "1". Therefore, all the alarm holding registers 21 to 24 that have already stored any of the alarm leading edge signals 111 to 114 are cleared, and the output signal 12 of the alarm holding registers 21 to 24 is cleared.
1 to 124 are all logic "0".
この結果、否定論理和回路７４の出力信号１７４が論理
「１」となり、フリップフロップ７２をクリアする。上
記の動作により論理積回路７３の出力信号１７３が論理
ｒＯＪとなり、警報保持レジスタ２１〜２４が動作可能
状態となり、新規警報信号に対して受は入れ体制が整う
ことになる。As a result, the output signal 174 of the NOR circuit 74 becomes logic "1" and the flip-flop 72 is cleared. As a result of the above operation, the output signal 173 of the AND circuit 73 becomes the logic rOJ, the alarm holding registers 21 to 24 become operable, and are ready to receive a new alarm signal.
以上のように本実施例では警報源が４個の場合について
説明したが、警報源がｎ個（ｎは２以上の整数）の場合
にも同様に実施することができる。As described above, in this embodiment, the case where there are four alarm sources has been described, but it can be similarly implemented when there are n alarm sources (n is an integer of 2 or more).
本発明は、以上説明したように、単一または複数で同時
の警報発生でも警報源に対応してそれぞれ異なる断続鳴
動をすることにより警報源を容易に認識できる優れた効
果がある。As explained above, the present invention has an excellent effect that even when a single alarm or multiple alarms occur simultaneously, the alarm source can be easily recognized by emitting different intermittent sounds corresponding to the alarm source.
第１図は本発明一実施例警報制御装置のブロック構成図
。
第２図は本発明の警報制御装置の断続制御回路の出力信
号波形のタイムチャート。
１〜４・・・警報源、１１〜１４・・・警報前縁検出回
路、２１〜２４・・・警報保持レジスタ、３１〜３４．
４１〜４４．５２．７３・・・論理積回路、４０．５１
・・・論理和回路、５０．７２・・・フリップフロップ
、６０・・・出力端子、６１・・・警報装置、７１．７
４・・・否定論理和回路、７５・・・断続制御回路、８
０・・・リセットスイッチ、１０１〜１０４・・・警報
信号、１１１〜１１４・・・警報前縁検出回路（１１〜
１４）の警報前縁信号、１３１〜１３４．１４１〜１４
４．１５２．１７３・・・論理積回路（３１〜３４．４
１〜４４．５２．７３）の出力信号、１４０．１５１・
・・論理和回路（４０，５１）の出力信号、１５０．１
７２・・・フリップフロップ（５０，７２）の出力信号
、１７１．１７４・・・否定論理和回路（７１，７４）
の出力信号、１７５．２７５．３７５．４７５・・・断
続制御回路（７５）の出力信号、１８０・・・リセット
スイッチ（８０）の出力信号。
特許出願人 日本電気株式会社、７−
代理人 弁理士 井 出 直 孝
把２１２ ￥FIG. 1 is a block diagram of an alarm control device according to an embodiment of the present invention. FIG. 2 is a time chart of output signal waveforms of the intermittent control circuit of the alarm control device of the present invention. 1-4...Alarm source, 11-14...Alarm leading edge detection circuit, 21-24...Alarm holding register, 31-34.
41-44.52.73...AND circuit, 40.51
...OR circuit, 50.72...Flip-flop, 60...Output terminal, 61...Alarm device, 71.7
4...NOR circuit, 75... Intermittent control circuit, 8
0...Reset switch, 101-104...Alarm signal, 111-114...Alarm leading edge detection circuit (11-104...Alarm signal, 111-114...Alarm leading edge detection circuit (11...
14) Alarm leading edge signal, 131-134.141-14
4.152.173...AND circuit (31 to 34.4
1 to 44.52.73) output signal, 140.151・
・Output signal of OR circuit (40, 51), 150.1
72... Output signal of flip-flop (50, 72), 171.174... NOR circuit (71, 74)
175.275.375.475... Output signal of the intermittent control circuit (75), 180... Output signal of the reset switch (80). Patent applicant: NEC Corporation, 7- Agent: Patent attorney Nao Ide Takashi 212 ￥
Claims (1)
は２以上の整数）の入力端子と、 外部の警報装置に接続される出力端子と、 上記入力端子の信号を編集して出力端子に出力する制御
手段と を備えた警報制御装置において、 上記制御手段に、 上記ｎ個の入力端子に対応する断続信号を出力する断続
制御手段と、 上記入力端子の信号をそれぞれ保持するレジスタと、 このレジスタの出力信号とそれに対応する上記断続信号
との論理積をそれぞれ演算する複数の第一の論理積回路
と、 この論理積回路の出力信号の論理和を演算する第一の論
理和回路と、 上記入力端子の信号の論理和を演算する第二の論理和回
路と、 上記第一および第二の論理和回路の出力信号の論理積を
演算して上記出力端子に与える第二の論理積回路と を含むことを特徴とする警報制御装置。(1) n (n
is an integer of 2 or more); an output terminal connected to an external alarm device; and a control means for editing the signal of the input terminal and outputting it to the output terminal. The means includes an intermittent control means that outputs intermittent signals corresponding to the n input terminals, a register that holds the signals of the input terminals, and a logical product of the output signal of this register and the corresponding intermittent signal. a plurality of first AND circuits that calculate the logical sum of the output signals of the logical product circuits, and a second logical sum circuit that calculates the logical sum of the signals of the input terminals. An alarm control device comprising: a sum circuit; and a second AND circuit that calculates an AND of the output signals of the first and second OR circuits and provides the result to the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001932A JPH0762879B2 (en) | 1985-01-08 | 1985-01-08 | Alarm controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001932A JPH0762879B2 (en) | 1985-01-08 | 1985-01-08 | Alarm controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160198A true JPS61160198A (en) | 1986-07-19 |
| JPH0762879B2 JPH0762879B2 (en) | 1995-07-05 |
Family
ID=11515379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001932A Expired - Fee Related JPH0762879B2 (en) | 1985-01-08 | 1985-01-08 | Alarm controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762879B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860431U (en) * | 1971-11-08 | 1973-08-01 | ||
| JPS507814U (en) * | 1973-05-19 | 1975-01-27 | ||
| JPS53145499A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Alarming circuit for electronic apparatus |
| JPS59188798A (en) * | 1983-04-08 | 1984-10-26 | 松下電器産業株式会社 | Alarm |
-
1985
- 1985-01-08 JP JP60001932A patent/JPH0762879B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860431U (en) * | 1971-11-08 | 1973-08-01 | ||
| JPS507814U (en) * | 1973-05-19 | 1975-01-27 | ||
| JPS53145499A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Alarming circuit for electronic apparatus |
| JPS59188798A (en) * | 1983-04-08 | 1984-10-26 | 松下電器産業株式会社 | Alarm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0762879B2 (en) | 1995-07-05 |
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