JPS61156837A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS61156837A JPS61156837A JP27633884A JP27633884A JPS61156837A JP S61156837 A JPS61156837 A JP S61156837A JP 27633884 A JP27633884 A JP 27633884A JP 27633884 A JP27633884 A JP 27633884A JP S61156837 A JPS61156837 A JP S61156837A
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- forming
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、詳しくは半導体基板表
面から取り出される電極配線層がチタンナイトライド(
TiN)バリヤ層をもったものである場合に、このバリ
ヤ層のストレスを調整することによりアルミニウム(^
l)配線の断線を防止する方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method for manufacturing a semiconductor device, and more particularly, the present invention relates to a method for manufacturing a semiconductor device, and more particularly, the present invention relates to a method for manufacturing a semiconductor device, and more specifically, an electrode wiring layer taken out from a surface of a semiconductor substrate is made of titanium nitride (
Aluminum (TiN) barrier layer can be adjusted by adjusting the stress of this barrier layer.
l) Relates to a method for preventing wire breakage.
集積回路(IC)の形成には、シリコン基板に能動素子
を形成しAIを用いる配線層を設けて作る技術が多用さ
れているが、特に配線にAlを用いる理由は、抵抗が小
であり、加工特にエツチングと微細パターン形成が容易
であり、密着性が良いことに加え、安価であるからであ
る。そこで第2図の断面図に示される如く、シリコン基
板21上に第2屓Al配線24を形成し、全面に眉間絶
縁膜23を成長し、この眉間絶縁膜に窓開けをして第2
屓Al配線24を形成し、全面をカバー膜25で覆うこ
とが行われる。In the formation of integrated circuits (ICs), a technology that forms active elements on a silicon substrate and provides a wiring layer using AI is often used, but the reason for using Al in particular for the wiring is that it has low resistance. This is because it is easy to process, especially etching and forming fine patterns, has good adhesion, and is inexpensive. Therefore, as shown in the cross-sectional view of FIG. 2, a second layer of Al wiring 24 is formed on the silicon substrate 21, a glabella insulating film 23 is grown on the entire surface, and a window is opened in this glabella insulating film.
Finally, an Al wiring 24 is formed and the entire surface is covered with a cover film 25.
しかし、シリコン基板上にAI配線を形成したとき、ジ
ャンクション破壊が発生することが知られている。第3
図の断面図を参照すると、シリコン基板31にベース領
域32、ベース領域内にエミッタ領域33を形成し、絶
縁膜34に窓開けをした後にA7!配線層35を形成す
る。ICの製造工程においては、一般にA1配線層35
を形成した後に、400〜450℃の熱処理が3〜5回
実施される。However, it is known that junction breakdown occurs when AI wiring is formed on a silicon substrate. Third
Referring to the cross-sectional view in the figure, after forming a base region 32 on a silicon substrate 31 and an emitter region 33 in the base region, and opening a window in an insulating film 34, A7! A wiring layer 35 is formed. In the IC manufacturing process, generally the A1 wiring layer 35
After forming, heat treatment at 400 to 450° C. is performed 3 to 5 times.
前記した加熱サイクルが繰り返されると、シリコン基板
のシリコンが^l配線層に吸い上げられ、他方Al配線
層のANがシリコン基板内に入り込む。このAllの入
り込んだ部分35aが図示の如くにベース領域32に達
すると、ジャンクション破壊すなわちエミッタ・ベース
ショートが発生する。When the heating cycle described above is repeated, the silicon of the silicon substrate is sucked up into the wiring layer, and the AN of the Al wiring layer enters into the silicon substrate. When the portion 35a into which the All metal enters reaches the base region 32 as shown in the figure, a junction breakdown, that is, an emitter-base short occurs.
ICの集積度が高まり微細パターンが形成されると共に
、エミッタ領域、ベース領域は浅く形成されるので、前
記した問題は更に増大する傾向にある。As the degree of integration of ICs increases and finer patterns are formed, emitter regions and base regions are formed shallower, so the above-mentioned problems tend to further increase.
上記の問題の解決策として2つの方法が提案された。そ
の1つは、A7!中にシリコンを1〜2%程度に混入し
、シリコンの吸い上げを防止する方法である。450℃
でAl中のシリコンの固溶度は0.7%程度であるが、
導入するシリコンを前記の値にまで高めるのである。し
かし、この方法において、ウェハ処理の段階では特に問
題はないが、プロセスが終ったところまたはICの使用
中に、配線にシリコンが析出しくポリシリコンフラワー
の形成)配線の抵抗を増大する問題がある。Two methods have been proposed to solve the above problem. One of them is A7! This is a method in which about 1 to 2% of silicon is mixed in to prevent silicon from being sucked up. 450℃
The solid solubility of silicon in Al is about 0.7%,
The amount of silicon introduced is increased to the above value. However, although there are no particular problems with this method at the wafer processing stage, there is a problem that silicon precipitates on the wiring at the end of the process or during use of the IC (formation of polysilicon flowers), which increases the resistance of the wiring. .
また、最近では素子の組立工程の自動化が進められ、素
子の耐熱特性として少なくとも500℃の温度にさらさ
れても異常の発生しないことが要請されている。そこで
、本出願人は、第4図に示される半導体装置(npn型
のバイポーラ型半導体装置)を開発し、同図において、
41は半導体基板、42は絶縁膜、43は電極配線、4
4は第1の薄層、45は第2の薄層、46は第3の薄層
を示し、かかる半導体装置は、半導体基板表面より導出
された電極配線層が、アルミニウムもしくはアルミニウ
ム合金もしくはアルミニウム合金の硅化物よりなり前記
半導体基板とオーミック接触せる第1の薄層と、該第1
の薄層上に形成されたTit W+ Mo、 Zr+
Cr+Hr、 sb、 v、 Nt+ Pt+ Ta、
Pd及びその合金の中から選ばれた一つよりなる第2
の薄層と、該第2の薄層上に形成されたアルミニウムの
硅化物もしくはアルミニウム合金の硅化物よりなる第3
の薄層とからなることを特徴とするものである。Furthermore, in recent years, automation of device assembly processes has progressed, and the heat resistance of devices is required to be such that no abnormality occurs even when exposed to a temperature of at least 500° C. Therefore, the applicant has developed a semiconductor device (NPN bipolar semiconductor device) shown in FIG. 4, and in the same figure,
41 is a semiconductor substrate, 42 is an insulating film, 43 is an electrode wiring, 4
4 is a first thin layer, 45 is a second thin layer, and 46 is a third thin layer, and in this semiconductor device, the electrode wiring layer led out from the surface of the semiconductor substrate is made of aluminum, an aluminum alloy, or an aluminum alloy. a first thin layer made of silicide and in ohmic contact with the semiconductor substrate;
Tit W+ formed on a thin layer of Mo, Zr+
Cr+Hr, sb, v, Nt+ Pt+ Ta,
A second material made of one selected from Pd and its alloys.
and a third layer made of aluminum silicide or aluminum alloy silicide formed on the second thin layer.
It is characterized by consisting of a thin layer of.
前記問題を解決するための第2の方法は、基板のAl配
線との接触部にチタンまたは白金のシリサイドを形成し
、その上にバリヤ層としてチタンナイトライド(TiN
)を設け、TiNの上にAj2配線を形成し、シリコン
の吸い上げに対するバリヤを形成することである。この
方法はかなりの好結果をもたらすものの、TiNの密着
性や被覆性が悪いところがl IIM所でもあると、そ
こでシリコンの吸い上げが年中的に発生し、ジャンクシ
ョン破壊が惹起されることが見出され、バリヤ層を用い
る方法においてもこの点の解決が求められている。A second method to solve the above problem is to form titanium or platinum silicide in the contact area with the Al wiring on the substrate, and then apply titanium nitride (TiN) as a barrier layer on top of the titanium or platinum silicide.
) and form an Aj2 wiring on the TiN to form a barrier against silicon wicking. Although this method yields very good results, it has been found that if there are areas where the adhesion and coverage of TiN is poor, silicon wicking occurs throughout the year, causing junction breakdown. Therefore, a solution to this problem is also required in a method using a barrier layer.
ところで、チタンナイトライドでバリヤ層を形成する場
合、N2の比率(%)、スパッタ圧力、スパッタデボレ
ート、残留ガスの性質、基板に印加するバイアス等によ
って、チタンナイトライドの性質(抵抗率、ストレス等
)が変化する。そして、バリヤ性を高めるように条件を
定めるとストレスの高いTiN膜が成長することが確認
された。By the way, when forming a barrier layer with titanium nitride, the properties of titanium nitride (resistivity, stress, etc.) changes. It was also confirmed that if conditions were set to increase the barrier properties, a highly stressed TiN film would grow.
そのようなTiN膜の上にA1配線層を形成すると、T
iN膜の応力が大であるため、AN配線層が断線したり
、ずれたり、盛り上がったりする問題がある。When an A1 wiring layer is formed on such a TiN film, the T
Since the stress of the iN film is large, there is a problem that the AN wiring layer may be disconnected, shifted, or bulged.
本発明は上記問題点を解消した半導体装置を提供するも
ので、その手段は、半導体基板表面から取り出される電
極配線層を形成する方法にして、該基板の電極形成部に
■高融点金属のシリサイド層を形成しシリサイド層上に
アルミニウム薄層とチタンナイトライド膜を順に形成す
る工程、■アルミニウム薄層とチタンナイトライド膜を
順に形成する工程、■高融点金属のシリサイド層を形成
しシリサイド層上にチタンナイトライドを形成する工程
、のいずれか1つの後に、該チタンナイトライド膜にア
ルゴンをイオン注入する工程、およびイオン注入の終っ
たチタンナイトライド膜上にアルミニウム配線層を形成
する工程を含むことを特徴とする半導体装置の製造方法
によってなされる。The present invention provides a semiconductor device that solves the above-mentioned problems, and its means include a method of forming an electrode wiring layer that is taken out from the surface of a semiconductor substrate, and a high melting point metal silicide is applied to the electrode forming portion of the substrate. Forming a thin aluminum layer and a titanium nitride film in order on the silicide layer, ■ Forming a thin aluminum layer and a titanium nitride film in order, ■ Forming a silicide layer of a high melting point metal on the silicide layer. After any one of the steps of forming titanium nitride on the titanium nitride film, the method includes a step of ion-implanting argon into the titanium nitride film, and a step of forming an aluminum wiring layer on the titanium nitride film after the ion implantation. A method for manufacturing a semiconductor device characterized by the following.
上記した方法においては、TiN膜にアルゴン(Ar”
)をイオン注入しTiN膜のストレスを緩和すること
により、その上に形成されるAl配線層の断線、ずれ、
盛り上がりを防止するものである。In the above method, argon (Ar") is applied to the TiN film.
) is ion-implanted to relieve the stress on the TiN film, thereby preventing disconnection, misalignment, and
This is to prevent swelling.
以下、図面を参照して本発明実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
先ず第1図(alに示される如く半導体基板ll上の絶
縁膜12の電極形成部に窓開けをなし、そこに高融点金
属(refractory metal)のシリサイド
層(TiSiz 、 TaSi2. PtSi2等)1
3を通常の技術で形成する。次いで、バリヤ層のカバレ
ンジを高めるために、AI薄層14を200人の膜厚に
形成し、続いてリアクティブスパッタ法でTiN膜15
を2000人の膜厚にバリヤ性を高める条件で形成する
。(例えばN2比率50%、スパッタ圧10−’ To
rr、スパッタパワー3KW、基板バイアス150V)
。First, as shown in FIG. 1 (al), a window is made in the electrode formation portion of the insulating film 12 on the semiconductor substrate 11, and a silicide layer (TiSiz, TaSi2, PtSi2, etc.) 1 of a refractory metal is formed therein.
3 using conventional techniques. Next, in order to increase the coverage of the barrier layer, an AI thin layer 14 is formed to a thickness of 200 nm, and then a TiN film 15 is formed by reactive sputtering.
is formed to a film thickness of 2000 mm under conditions to improve barrier properties. (For example, N2 ratio 50%, sputtering pressure 10-' To
rr, sputter power 3KW, substrate bias 150V)
.
次いでAr“を70にeVの加速エネルギー、2×10
1′I/ cm2のドーズ量で図に矢印で示す如くイオ
ン注入し、TiN膜15のストレスを緩和し、引続きス
パッタエツチングによりイオン注入でTiN膜表面をき
れいにする。Then Ar” was accelerated to 70 eV with an acceleration energy of 2×10
Ions are implanted at a dose of 1'I/cm2 as shown by the arrow in the figure to relieve the stress on the TiN film 15, and then the surface of the TiN film is cleaned by ion implantation by sputter etching.
最後に第1図(b)に示される如< Al配線層16
を所望の膜厚(一般に1000Å以上)に形成する。Finally, as shown in FIG. 1(b), the Al wiring layer 16
is formed to a desired thickness (generally 1000 Å or more).
以上説明したように本発明によれば、バリヤ層となるT
iN膜にAr+をイオン注入することによりそのストレ
スを緩和するので、その上に形成されるAl配線に応力
を加えることがなくなり、 Al配線の断線、位置ずれ
等が防止され、ICの信頼性向上に効果が大である。As explained above, according to the present invention, T
By ion-implanting Ar+ into the iN film, the stress is alleviated, so no stress is applied to the Al wiring formed on it, which prevents disconnection and misalignment of the Al wiring, improving IC reliability. It is highly effective.
第1図(a)と(b)は本発明方法実施段階における電
極形成部分の断面図、第2図、第3図および第4図は従
来例の断面図である。
図中、11は半導体基板、12は絶縁膜、13はシリサ
イド層、14は AltWIN、15ハTiN n’J
I、16ハAj?配線層、をそれぞれ示す。
(Q)
(b)
第1図
第2図
第3WJ
*4’図FIGS. 1(a) and 1(b) are sectional views of the electrode forming portion at the stage of carrying out the method of the present invention, and FIGS. 2, 3, and 4 are sectional views of the conventional example. In the figure, 11 is a semiconductor substrate, 12 is an insulating film, 13 is a silicide layer, 14 is AltWIN, 15 is TiN n'J
I, 16 ha Aj? The wiring layers are shown respectively. (Q) (b) Figure 1 Figure 2 Figure 3 WJ *Figure 4'
Claims (1)
る方法にして、該基板の電極形成部に(1)高融点金属
のシリサイド層を形成しシリサイド層上にアルミニウム
薄層とチタンナイトライド膜を順に形成する工程、(2
)アルミニウム薄層とチタンナイトライド膜を順に形成
する工程、(3)高融点金属のシリサイド層を形成しシ
リサイド層上にチタンナイトライドを形成する工程、の
いずれか1つの後に、該チタンナイトライド膜にアルゴ
ンをイオン注入する工程、およびイオン注入の終ったチ
タンナイトライド膜上にアルミニウム配線層を形成する
工程を含むことを特徴とする半導体装置の製造方法。A method of forming an electrode wiring layer that is taken out from the surface of a semiconductor substrate, (1) forming a silicide layer of a high melting point metal on the electrode forming part of the substrate, and sequentially forming a thin aluminum layer and a titanium nitride film on the silicide layer. The process of (2
) The step of sequentially forming an aluminum thin layer and a titanium nitride film, and (3) the step of forming a silicide layer of a high melting point metal and forming titanium nitride on the silicide layer. 1. A method for manufacturing a semiconductor device, comprising the steps of ion-implanting argon into the film, and forming an aluminum wiring layer on the titanium nitride film after the ion implantation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27633884A JPS61156837A (en) | 1984-12-28 | 1984-12-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27633884A JPS61156837A (en) | 1984-12-28 | 1984-12-28 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61156837A true JPS61156837A (en) | 1986-07-16 |
Family
ID=17568045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27633884A Pending JPS61156837A (en) | 1984-12-28 | 1984-12-28 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61156837A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4829024A (en) * | 1988-09-02 | 1989-05-09 | Motorola, Inc. | Method of forming layered polysilicon filled contact by doping sensitive endpoint etching |
US6080667A (en) * | 1997-11-14 | 2000-06-27 | Nec Corporation | Method of treating CVD titanium nitride with silicon ions |
US6856029B1 (en) * | 2001-06-22 | 2005-02-15 | Lsi Logic Corporation | Process independent alignment marks |
-
1984
- 1984-12-28 JP JP27633884A patent/JPS61156837A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4829024A (en) * | 1988-09-02 | 1989-05-09 | Motorola, Inc. | Method of forming layered polysilicon filled contact by doping sensitive endpoint etching |
US6080667A (en) * | 1997-11-14 | 2000-06-27 | Nec Corporation | Method of treating CVD titanium nitride with silicon ions |
US6856029B1 (en) * | 2001-06-22 | 2005-02-15 | Lsi Logic Corporation | Process independent alignment marks |
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