JPS61152113A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPS61152113A JPS61152113A JP27300884A JP27300884A JPS61152113A JP S61152113 A JPS61152113 A JP S61152113A JP 27300884 A JP27300884 A JP 27300884A JP 27300884 A JP27300884 A JP 27300884A JP S61152113 A JPS61152113 A JP S61152113A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野Ｊ
本発明は、を荷転送装置（以下ＣＣＤと略称する）を用
いたタッグ付遅延線に関する。
いたタッグ付遅延線に関する。
周知の如（、ＣＣＤは、半導体基板と基板に対して絶縁
された電極群とを備え、これら電極下部の半導体基板内
に形成された電位井戸に蓄積される少数キャリアよりな
る信号電荷を、電極群に多相電圧を印加してチャネルの
長手方向に順次転送する装置で、アナログ信号の遅延線
などとして信号処理の分野に多くの用途を有する。
された電極群とを備え、これら電極下部の半導体基板内
に形成された電位井戸に蓄積される少数キャリアよりな
る信号電荷を、電極群に多相電圧を印加してチャネルの
長手方向に順次転送する装置で、アナログ信号の遅延線
などとして信号処理の分野に多くの用途を有する。
アナログ信号の遅延線への用途の一例として、特公昭５
７−２２２４６号公報などに記載されているタップ付遅
ａｌｌがある。
７−２２２４６号公報などに記載されているタップ付遅
ａｌｌがある。
以下に％ＣＣＤＫよりタッグ付遅延線を構成する具体例
を示す。
を示す。
ＣＣＤへの信号電荷入力法には種々あるが、第５図は、
ダイオードカットオフ法によるＣＯＤの入力部の構造を
示し、１０はＰ形シリコン基板。
ダイオードカットオフ法によるＣＯＤの入力部の構造を
示し、１０はＰ形シリコン基板。
１１は酸化シリコン、１２はｎ膨拡散層、１３〜２゜は
ゲート電極である。ゲート電極１！１〜２ｏは−般にア
ルミニウムまたは多結晶シリコン等で形成される。酸化
シリコン１１は基板１０とゲート電極１３〜２０を絶縁
する。Ｗｉｎは入力信号電圧、ＶＤＤは直流バイアス１
圧、φ０はゲ−トクロ、りＶｃｃは入力基準（直流バイ
アス）電圧、φ１．φ。
ゲート電極である。ゲート電極１！１〜２ｏは−般にア
ルミニウムまたは多結晶シリコン等で形成される。酸化
シリコン１１は基板１０とゲート電極１３〜２０を絶縁
する。Ｗｉｎは入力信号電圧、ＶＤＤは直流バイアス１
圧、φ０はゲ−トクロ、りＶｃｃは入力基準（直流バイ
アス）電圧、φ１．φ。
は電荷転送用クロックである。第６図は第５図に示した
各種クロックφ１．φ１．φ０の振幅と位相を示す。
各種クロックφ１．φ１．φ０の振幅と位相を示す。
第７図（ａ）、（ｂ）、（１：） 、（ｄ）は第５図に
示したＣＣＤ入力部の動作説明図である。図（ａ）は入
力部基板表面付近の模式図、図（ｂ）、（Ｃ）、（ｄ）
はそれぞれ第６図に示した時刻ｔ１ ｅｋ ＊ｔｌにお
けるゲート電極１５〜２０下の基板内部のポテンシャル
及び電荷の移動を示す図である。ｎ形波散層１２に入力
信号を印加し、時刻ｔ１において図（ｂ） Ｋ示すよう
に、ゲートクロックφＧＫよりてゲート電極１８を開く
ことにより、入力基準電圧Ｖｃｃを印加するゲート電極
１４下に、入力信号の振幅に比例した一１荷を満たす。
示したＣＣＤ入力部の動作説明図である。図（ａ）は入
力部基板表面付近の模式図、図（ｂ）、（Ｃ）、（ｄ）
はそれぞれ第６図に示した時刻ｔ１ ｅｋ ＊ｔｌにお
けるゲート電極１５〜２０下の基板内部のポテンシャル
及び電荷の移動を示す図である。ｎ形波散層１２に入力
信号を印加し、時刻ｔ１において図（ｂ） Ｋ示すよう
に、ゲートクロックφＧＫよりてゲート電極１８を開く
ことにより、入力基準電圧Ｖｃｃを印加するゲート電極
１４下に、入力信号の振幅に比例した一１荷を満たす。
次に時刻ｔ！においてゲートクロックφ。によりゲート
電極１Ｂを閉じ、図（Ｃ）に示すようにゲート電極１８
．１４及び１９で形成される電位井戸に信号電荷Ｑ ｓ
ｌ ｇを蓄積する。この信号電荷Ｑ ＠ Ｉ ｇは時
刻ｔ、以降図（ｄ）に示すように転送用クロックφ１．
φ、により順次転送されていく。以上の動作が繰り返し
行われることにより、ＣＣＤ内部に、入力信号電圧Ｖｆ
ｆｉｎの大きさに応じた信号電荷Ｑ−贈が順次入力され
ていく。
電極１Ｂを閉じ、図（Ｃ）に示すようにゲート電極１８
．１４及び１９で形成される電位井戸に信号電荷Ｑ ｓ
ｌ ｇを蓄積する。この信号電荷Ｑ ＠ Ｉ ｇは時
刻ｔ、以降図（ｄ）に示すように転送用クロックφ１．
φ、により順次転送されていく。以上の動作が繰り返し
行われることにより、ＣＣＤ内部に、入力信号電圧Ｖｆ
ｆｉｎの大きさに応じた信号電荷Ｑ−贈が順次入力され
ていく。
第８図は、上記した入力方法を用いて２ビツト毎にタッ
グ入力部をもつＣＣＤタップ付遅延線を構成したときの
一部分を示す図である。
グ入力部をもつＣＣＤタップ付遅延線を構成したときの
一部分を示す図である。
同図において、４１はメインチャネル、４″２はｎ番目
のタッグ入力部、４３はｎ ＋ １番目のタップ入力部
、４４はアルミニウムと多結晶シリコンを接続するコン
タク） 、ＷＴはタッグチャネル幅を示す。ゲート電極
１５〜２０は多結晶シリコンで形成され、クロックφ−
１φ１．φ。及び直流バイアス電圧Ｖ ＤＤ 、Ｖ Ｃ
Ｃはアルミニウムで各タップ入力部に配線されている。
のタッグ入力部、４３はｎ ＋ １番目のタップ入力部
、４４はアルミニウムと多結晶シリコンを接続するコン
タク） 、ＷＴはタッグチャネル幅を示す。ゲート電極
１５〜２０は多結晶シリコンで形成され、クロックφ−
１φ１．φ。及び直流バイアス電圧Ｖ ＤＤ 、Ｖ Ｃ
Ｃはアルミニウムで各タップ入力部に配線されている。
また、電荷の移動方向は□矢印で示している。
ｎ番目のタップ入力部４２より入力された信号電荷は、
ゲート電極１５Ｆにおいて、メインチャネル４１を転送
されてくる信号電荷と加算され（以下、ゲート電極１５
Ｆで示される部分をタップ加算部と称す）、クロックφ
１．φ鵞によりメインチャネル４１内を転送された後（
即ち２ビット分遅延された後）ゲート電極１５ａ下でｎ
−）−１番目のタップ入力部４５より入力される信号・
電荷と加算される。以下同様の動作が繰り返されて出力
部まで転送される。
ゲート電極１５Ｆにおいて、メインチャネル４１を転送
されてくる信号電荷と加算され（以下、ゲート電極１５
Ｆで示される部分をタップ加算部と称す）、クロックφ
１．φ鵞によりメインチャネル４１内を転送された後（
即ち２ビット分遅延された後）ゲート電極１５ａ下でｎ
−）−１番目のタップ入力部４５より入力される信号・
電荷と加算される。以下同様の動作が繰り返されて出力
部まで転送される。
第９図は、第８図に示したタップ加算部の構造で、１０
１１のタップ入力部をもつＣＣＤタップ付遅延線を、転
送用クロックφｍ、φ、の周波数を１０ＭＨｚとして駆
動したときの周波数特性を示す。
１１のタップ入力部をもつＣＣＤタップ付遅延線を、転
送用クロックφｍ、φ、の周波数を１０ＭＨｚとして駆
動したときの周波数特性を示す。
同図において、横軸５１は周波数、縦軸５２は相対機幅
、 ５Ｍ、５４．５５はそれぞれ出力部より最も遠いタ
ップ入力部、５番目のタップ入力部及び出力部に最も近
いタッグ入力部より信号を入力した時の周波数特性を示
す。
、 ５Ｍ、５４．５５はそれぞれ出力部より最も遠いタ
ップ入力部、５番目のタップ入力部及び出力部に最も近
いタッグ入力部より信号を入力した時の周波数特性を示
す。
第８図に示した従来例においては、タップ加算部のゲー
ト電極１５，１５５１のメインチャネル４１の長手方向
の寸法が、タッグ加算を実現するため、他のゲート電極
よりも大きい。したがって、電荷の転送効率は、電荷の
転送方向へのゲー）ｉｌｌ極の寸法に反比例するため、
タップ加算部において転送効率の劣化が生じ、第９図に
示すように、出力部より遠いタップ入力部より入力され
た信号電荷はど、チくのタッグ加算部を通過するので、
周波数特性の著しい劣化を生じ、タップ数を多くできな
いという欠点がある。
ト電極１５，１５５１のメインチャネル４１の長手方向
の寸法が、タッグ加算を実現するため、他のゲート電極
よりも大きい。したがって、電荷の転送効率は、電荷の
転送方向へのゲー）ｉｌｌ極の寸法に反比例するため、
タップ加算部において転送効率の劣化が生じ、第９図に
示すように、出力部より遠いタップ入力部より入力され
た信号電荷はど、チくのタッグ加算部を通過するので、
周波数特性の著しい劣化を生じ、タップ数を多くできな
いという欠点がある。
〔発明の目的〕
本発明の目的は、上記従来例の問題点を解決し、タップ
数をふやしても周波数特性が劣化しないようにしたＣＣ
Ｄタップ付遅延線を提供するＫある。
数をふやしても周波数特性が劣化しないようにしたＣＣ
Ｄタップ付遅延線を提供するＫある。
上記目的を達成するため、本発明においてはＣＯＤり、
プ付遅延線を駆動する転送用クロックφ看、φ！のデユ
ーティ比をアンバランスとし、タップ加算部のゲート１
極１５，１５ａに供給される転送用クロック（第４図で
は、φ、）のパルス幅を他の転送用り四ツクのパルス幅
よりも大きくすることを特徴とするものである。
プ付遅延線を駆動する転送用クロックφ看、φ！のデユ
ーティ比をアンバランスとし、タップ加算部のゲート１
極１５，１５ａに供給される転送用クロック（第４図で
は、φ、）のパルス幅を他の転送用り四ツクのパルス幅
よりも大きくすることを特徴とするものである。
以下、本発明の一実施例を第１図〜第４図を用いて説明
する。
する。
第１図に、本発明によるＣＣＤタップ付遅延線の各種駆
動用パルスφｈφ！、φ０の振幅と位相を示す。
動用パルスφｈφ！、φ０の振幅と位相を示す。
、ＩＥ２図は、第１図に示す時刻ｔ４におけるゲート電
極１５〜２０丁の基板内部のポテンシャル及び電荷の挿
動を示す図である。
極１５〜２０丁の基板内部のポテンシャル及び電荷の挿
動を示す図である。
一般に、ＣＣＤにおいては、転送用クロックφｈφ、が
印加されるゲート電極１９等は、転送用クロックφ、で
転送するときの転送効率と、転送用クロックφ、で転送
するときの転送効率を等しくするため、ゲート電極１９
等の寸法は等しく作られ、また、転送用クロックφ１．
φ２のデユーティ比は５０ ％とされる。
印加されるゲート電極１９等は、転送用クロックφ、で
転送するときの転送効率と、転送用クロックφ、で転送
するときの転送効率を等しくするため、ゲート電極１９
等の寸法は等しく作られ、また、転送用クロックφ１．
φ２のデユーティ比は５０ ％とされる。
しかし、本発明では、転送効率が転送用クロックの周波
数に反比例する、すなわち電荷を次第に転送する時間が
長い程、転送効率が大きくなることに着目し、第２図に
示すように、タップ加算部のゲー）１１極１５．Ｊ、す
、その隣りのゲート％［極１６ＦＫｍ鍔を転送する時間
を長くするため、転送用クロッ２４重とφ、のデユーテ
ィ比をアンバランスとし、第１図に示すように、ゲート
電極１５に印加する転送用クロックφ、のローの部分の
時間を長くする。
数に反比例する、すなわち電荷を次第に転送する時間が
長い程、転送効率が大きくなることに着目し、第２図に
示すように、タップ加算部のゲー）１１極１５．Ｊ、す
、その隣りのゲート％［極１６ＦＫｍ鍔を転送する時間
を長くするため、転送用クロッ２４重とφ、のデユーテ
ィ比をアンバランスとし、第１図に示すように、ゲート
電極１５に印加する転送用クロックφ、のローの部分の
時間を長くする。
但し、この場合、転送用クロ、りφ、のローの。
部分の時間は従来のデユーティ比５０チの時よりも短か
くなるため、メインチャネル４１の転送部での転送効率
が著しく劣化しない程度にデユーティ比を決定する。
くなるため、メインチャネル４１の転送部での転送効率
が著しく劣化しない程度にデユーティ比を決定する。
第３図に、第１図に示した各種駆動用クロックφ１．φ
！、φ。を用いて、第８図に示したＣＣＤタップ付遅延
線を駆動したときの周波数特性の一例を示す、（転送用
クロックφ１．φ暑の周波数は１ｏＭＨｚ） 同図において、横軸５１．縦軸５２ｒ曲線５３〜５５は
第９図に示したものと同じである。
！、φ。を用いて、第８図に示したＣＣＤタップ付遅延
線を駆動したときの周波数特性の一例を示す、（転送用
クロックφ１．φ暑の周波数は１ｏＭＨｚ） 同図において、横軸５１．縦軸５２ｒ曲線５３〜５５は
第９図に示したものと同じである。
第Ｓ図の曲縁５５で示すように、本発明を用いたＣＣＤ
タップ付遅延線においては、前述しはうにタップ加算部
での転送効率の劣化を小さくすることができるため、出
力部より遠いタップ入力部より人力した場合でも、周波
数特性の劣化は、第９図に示す従来例よりも大きくない
。したがって、第８図に示す従来例よりもタップ数をふ
やすことができる。
タップ付遅延線においては、前述しはうにタップ加算部
での転送効率の劣化を小さくすることができるため、出
力部より遠いタップ入力部より人力した場合でも、周波
数特性の劣化は、第９図に示す従来例よりも大きくない
。したがって、第８図に示す従来例よりもタップ数をふ
やすことができる。
第４図に、第１図に示す転送用クロックφ、。
φ鵞の発生回路の一例を示す。
同図において、９１〜９５はインバータ回路。
９４はＯ几回路、 ９５．９６はＮＯＲ回路である。ま
たＡ、Ｂ、φ８．φ、は入力端子入にデユーティ比５０
チのクロックを人力したときの各部の波形を示す。
たＡ、Ｂ、φ８．φ、は入力端子入にデユーティ比５０
チのクロックを人力したときの各部の波形を示す。
Ｏａ［ｇｌ路９４の出力信号は、入力端子入に入力され
るクロックとこのクロックをインバータ回路９１．９２
により遅延させた信号との論理和となるため、第４図Ｂ
に示すように、ハイの時間がインバータ回路９１．９２
の遅延時間の和Ｔｄはど大きくなる。したがって、転送
用クロックφ１．φ。
るクロックとこのクロックをインバータ回路９１．９２
により遅延させた信号との論理和となるため、第４図Ｂ
に示すように、ハイの時間がインバータ回路９１．９２
の遅延時間の和Ｔｄはど大きくなる。したがって、転送
用クロックφ１．φ。
の波形は第４図φ１．φ、で示すように、時間Ｔｄだけ
ずれたデユーティ比をもつ転送用クロックとなる。
ずれたデユーティ比をもつ転送用クロックとなる。
以上の説明においては、ＣＣＤタップ付遅延線への電荷
入力方法として第５図に示すダイオードカットオフ法を
用いた場合について説明したが、電位平衡法等地の入力
方法を用い、ても同様の効果が得られ、またタップｔＫ
Ｊ算部の構造に関しても第８図に示すもの以外の構造で
も同様であることは言うまでもない。
入力方法として第５図に示すダイオードカットオフ法を
用いた場合について説明したが、電位平衡法等地の入力
方法を用い、ても同様の効果が得られ、またタップｔＫ
Ｊ算部の構造に関しても第８図に示すもの以外の構造で
も同様であることは言うまでもない。
第８図に示すＣＣＤタップ付遅延線では、タップ入力部
が２ビツト毎に配置されているが、り、１入力部の配置
は任意でありても同様であり、転送用クロックも２相以
外であっても同様であることは説明するまでもないであ
ろ５１゜〔発明の効果〕 以上説明したように、本発明によればタップ数をふやし
ても周波数特性の劣化を防ぐことができるＣＣＤタッグ
付遅延線が得られる。
が２ビツト毎に配置されているが、り、１入力部の配置
は任意でありても同様であり、転送用クロックも２相以
外であっても同様であることは説明するまでもないであ
ろ５１゜〔発明の効果〕 以上説明したように、本発明によればタップ数をふやし
ても周波数特性の劣化を防ぐことができるＣＣＤタッグ
付遅延線が得られる。
ＷＪ１図は本発明の一実施例による各鴇クロックの振幅
と位相を示す波形図、第２図は第１図に示した時刻ｔ４
におけるＣＣＤ内のポテンシャル及び電荷の移動を示す
説明図、第３図は本発明を法を用いたときのＣＯＤ人力
部の構造図、第６図は第５図に示す各撞クロックの振幅
と位相を示す波形図、第７図（ａ）、（ｂ）、（Ｃ）、
（ｄ）は電荷入力過程を示す説明図、第８図はＣＣＤタ
ッグ付遅延線の一部分を示す説明図、第９図は第８図に
示すＣＣＤタッグ付遅延線の゛周波数特性図である。 １５〜２０・・・・・・ゲート電極、 ４１・・・・・・メインチャネル、 ４２．４５・・−・・タッグ人力部、 〆 ＷＴ・・・・・・タッグチャネル幅、 第７図 ■ え本 第 ２ 図 第３図 ０、Ｉ Ｏ，２０，５１，０２，０５，０！０．θ同
ラ皮放（ＭＨｚ） 第苓図 第 ５ 図 Ｖｖｖ φｅ Ｖｃｃφ、 φ２ φ１ｔｒ １
２ ノ３ 第７図 第 ８ 図 第７図 ！１ 彼我（Ｍｌ−ｌｘ）
と位相を示す波形図、第２図は第１図に示した時刻ｔ４
におけるＣＣＤ内のポテンシャル及び電荷の移動を示す
説明図、第３図は本発明を法を用いたときのＣＯＤ人力
部の構造図、第６図は第５図に示す各撞クロックの振幅
と位相を示す波形図、第７図（ａ）、（ｂ）、（Ｃ）、
（ｄ）は電荷入力過程を示す説明図、第８図はＣＣＤタ
ッグ付遅延線の一部分を示す説明図、第９図は第８図に
示すＣＣＤタッグ付遅延線の゛周波数特性図である。 １５〜２０・・・・・・ゲート電極、 ４１・・・・・・メインチャネル、 ４２．４５・・−・・タッグ人力部、 〆 ＷＴ・・・・・・タッグチャネル幅、 第７図 ■ え本 第 ２ 図 第３図 ０、Ｉ Ｏ，２０，５１，０２，０５，０！０．θ同
ラ皮放（ＭＨｚ） 第苓図 第 ５ 図 Ｖｖｖ φｅ Ｖｃｃφ、 φ２ φ１ｔｒ １
２ ノ３ 第７図 第 ８ 図 第７図 ！１ 彼我（Ｍｌ−ｌｘ）
Claims (1)
- １、半導体基板と基板に対して絶縁された電極群とを備
え、該電極群下部の半導体基板内に形成された電位井戸
に蓄積される少数キャリアよりなる信号電荷を、前記電
極群に多相電圧を印加してチャネルの長手方向に順次転
送する電荷転送手段と、前記電極群のあらかじめ定めら
れた電極数を隔てて配置された信号電荷を入力する複数
個の電荷入力手段と、前記電荷転送手段内を転送される
信号電荷と前記電荷入力手段より入力される信号電荷と
を加算する電荷加算手段を有する電荷転送装置において
、前記電荷加算手段から次段の前記電荷転送手段に信号
電荷を転送する時間を他の時間よりも長くしたことを特
徴とする電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27300884A JPS61152113A (ja) | 1984-12-26 | 1984-12-26 | 電荷転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27300884A JPS61152113A (ja) | 1984-12-26 | 1984-12-26 | 電荷転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152113A true JPS61152113A (ja) | 1986-07-10 |
Family
ID=17521868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27300884A Pending JPS61152113A (ja) | 1984-12-26 | 1984-12-26 | 電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152113A (ja) |
-
1984
- 1984-12-26 JP JP27300884A patent/JPS61152113A/ja active Pending
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