JPS61151766A - 割込制御方式 - Google Patents
割込制御方式Info
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- JPS61151766A JPS61151766A JP27276484A JP27276484A JPS61151766A JP S61151766 A JPS61151766 A JP S61151766A JP 27276484 A JP27276484 A JP 27276484A JP 27276484 A JP27276484 A JP 27276484A JP S61151766 A JPS61151766 A JP S61151766A
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- Japan
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- interrupt
- interruption
- level
- time
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は１割込制御力式に関し、更に詳細には共通バ
スにより接続される中央処理装置と複数の入出力制御装
置間における割込制御方式に関する。
スにより接続される中央処理装置と複数の入出力制御装
置間における割込制御方式に関する。
（従来の技術）
従来の中央処理装置（以下、ＣＰＵと略す）と入出力制
御装置（以下、ＣＨと略す）間における割込制御一式に
おいては、複数の割込レベルごとに独立した複数の割込
信号線により、各ＣＭからＣＰＵへ割込を送出し、ＣＰ
Ｕは割込処理可能となりその時点で、処理可能な割込レ
ベルに対応した割込が発生し続けていることにより割込
許可及び割込許可レベルを各ＣＨへ送出する。各ＣＩは
、例えばディジーチェイン等の方法で、１台のＯＨが選
択され、以後そのＣＨとＣＰＵ間においてチェネルステ
ータスワード等の割込情報が転送されるものであった。
御装置（以下、ＣＨと略す）間における割込制御一式に
おいては、複数の割込レベルごとに独立した複数の割込
信号線により、各ＣＭからＣＰＵへ割込を送出し、ＣＰ
Ｕは割込処理可能となりその時点で、処理可能な割込レ
ベルに対応した割込が発生し続けていることにより割込
許可及び割込許可レベルを各ＣＨへ送出する。各ＣＩは
、例えばディジーチェイン等の方法で、１台のＯＨが選
択され、以後そのＣＨとＣＰＵ間においてチェネルステ
ータスワード等の割込情報が転送されるものであった。
（発明が解決しようとする問題点）
しかしながら、上記方式においては割込レベルの数だけ
割込信号線が必要となり、負荷分散型マルチプロセッサ
等の複数の割込系を有する装置においてはその信号線の
増大は大きな問題点であった。
割込信号線が必要となり、負荷分散型マルチプロセッサ
等の複数の割込系を有する装置においてはその信号線の
増大は大きな問題点であった。
また、信号線を減少する目的で、割込信号線を１本の割
込レベルごとに時分割されたシリアル信号線とする方式
も考えられるが、この方式ではＣＨにおけるパラレル−
シリアル変換、及びＣＰＵにおけるシリアル−パラレル
変換による時間のずれにより、ＣＨの状態とＣＰＵの状
態にて差異が生じる０例えばＣＨの割込の取消とＣＰＵ
の割込許可の送出のすれ違いが発生し、ＣＨは割込を取
消したのにかかわらず、ＣＰＵはＣＨからの割込情報を
待つという状態となり、本来のＣＰＵの処理が阻害され
るという問題点があった。
込レベルごとに時分割されたシリアル信号線とする方式
も考えられるが、この方式ではＣＨにおけるパラレル−
シリアル変換、及びＣＰＵにおけるシリアル−パラレル
変換による時間のずれにより、ＣＨの状態とＣＰＵの状
態にて差異が生じる０例えばＣＨの割込の取消とＣＰＵ
の割込許可の送出のすれ違いが発生し、ＣＨは割込を取
消したのにかかわらず、ＣＰＵはＣＨからの割込情報を
待つという状態となり、本来のＣＰＵの処理が阻害され
るという問題点があった。
この発明は、以上述べた従来技術における割込レベルの
数だけ割込信号線が必要であるという問題点を除去し、
少ない信号線にて、なおかつ本来のＣＰＵの処理能力に
影響を与えない割込制御方式を提供することを目的とす
る。
数だけ割込信号線が必要であるという問題点を除去し、
少ない信号線にて、なおかつ本来のＣＰＵの処理能力に
影響を与えない割込制御方式を提供することを目的とす
る。
（問題点を解決するための手段）
この発明は前記問題点を解決するために共通バスにより
接続される中央処理装置と複数の入出力制御装置間にお
ける割込制御方式において、中央処理装置と入出力制御
装置は各々下記のごとく構成される。
接続される中央処理装置と複数の入出力制御装置間にお
ける割込制御方式において、中央処理装置と入出力制御
装置は各々下記のごとく構成される。
入出力制御装置は複数の割込レベルの割込信号を各割込
レベルごとに時分割して各入出力制御装置によりワイヤ
ードオア接続されている１本の割込信号線に送出する手
段と、割込許可信号線により中央処理装置からの割込許
可を受信すると、割込の有無にかかわらず、各割込レベ
ルごとに時分割された割込信号の送出を一時中断し、所
定時間割込許可レベル線で示された割込許可レベルに対
応する割込の値を進出後時分割された割込信号の送出を
再開する手段とを具備する。
レベルごとに時分割して各入出力制御装置によりワイヤ
ードオア接続されている１本の割込信号線に送出する手
段と、割込許可信号線により中央処理装置からの割込許
可を受信すると、割込の有無にかかわらず、各割込レベ
ルごとに時分割された割込信号の送出を一時中断し、所
定時間割込許可レベル線で示された割込許可レベルに対
応する割込の値を進出後時分割された割込信号の送出を
再開する手段とを具備する。
中央処理装置は１本の割込信号線により入出力制御装置
からの割込信号を受信しかつパラレル変換を行ない各割
込レベルごとの割込の発生を検出する手段と、割込処理
可能状態における割込許可及び割込許可レベルを各々１
本の割込許可信号線と複数本のエンコードされた割込許
可レベル線に送出する手段と、割込許可の送出時に割込
許可レベルに対応する割込の値により割込許可に対応す
る割込の有無を確認する手段とを具備する。
からの割込信号を受信しかつパラレル変換を行ない各割
込レベルごとの割込の発生を検出する手段と、割込処理
可能状態における割込許可及び割込許可レベルを各々１
本の割込許可信号線と複数本のエンコードされた割込許
可レベル線に送出する手段と、割込許可の送出時に割込
許可レベルに対応する割込の値により割込許可に対応す
る割込の有無を確認する手段とを具備する。
（作用）
この発明は以上のような構成にして１次のように動作す
る。入出力制御装置は割込レベルごとに時分割された時
分−割割込信号を送出する。中央処理装置は受信した時
分割割込信号より割込の発生を検出した後割込処理可能
状態となると割込許可と割込許可レベルを送出する。そ
して、入出力制御装置では割込許可を受信すると、割込
の有無にかかわらず時分割割込信号の送出を中断して割
込許可レベルに対応する割込の値を所定時間送出した後
時分割割込信号の送出を再開する。中央処理装置は割込
許可の送出時に前記割込許可レベルに対応する割込の値
を受信することにより割込許可に対応する割込の有無を
確認する。したがって、この発明は少ない信号線で、か
つ中央処理装置と入出力制御装置の間で発生する時間の
ずれによる信号のすれ違いを除去して中央処理装置の処
理能力に影響を与えない割込制御方式を提供できる。
（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説明
する。
る。入出力制御装置は割込レベルごとに時分割された時
分−割割込信号を送出する。中央処理装置は受信した時
分割割込信号より割込の発生を検出した後割込処理可能
状態となると割込許可と割込許可レベルを送出する。そ
して、入出力制御装置では割込許可を受信すると、割込
の有無にかかわらず時分割割込信号の送出を中断して割
込許可レベルに対応する割込の値を所定時間送出した後
時分割割込信号の送出を再開する。中央処理装置は割込
許可の送出時に前記割込許可レベルに対応する割込の値
を受信することにより割込許可に対応する割込の有無を
確認する。したがって、この発明は少ない信号線で、か
つ中央処理装置と入出力制御装置の間で発生する時間の
ずれによる信号のすれ違いを除去して中央処理装置の処
理能力に影響を与えない割込制御方式を提供できる。
（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説明
する。
第１図は、この発明の一実施例を示す構成図である。同
図において、ｌはＣＰＵ、２ａ 、 ２ｂ 、 ２ｃは
ＣＨ１３は共通バス、４は割込信号線（以下、ＩＮＴと
略す） 、 ５ａ、 ５ｂ、 ５ｃは割込許可信号線（
以下、ＩＡＯと略す）、６は割込許可レベル線（以下、
ＩＡＬと略す）である＊ ＣＨ２ａ 、 ＣＨ２ｃ 。
図において、ｌはＣＰＵ、２ａ 、 ２ｂ 、 ２ｃは
ＣＨ１３は共通バス、４は割込信号線（以下、ＩＮＴと
略す） 、 ５ａ、 ５ｂ、 ５ｃは割込許可信号線（
以下、ＩＡＯと略す）、６は割込許可レベル線（以下、
ＩＡＬと略す）である＊ ＣＨ２ａ 、 ＣＨ２ｃ 。
ＣＨ２ｃはそれぞれ８種の割込レベルを持ち、ＣＰＵ１
とＣＨ２ａ−ＣＨ２ｂ−ＣＨ２ｃは共通バス３２割込レ
ベルごとに時分割されたＩＮＴ４．ＣＰＵＩからＣＨ２
ａ、ＣＨ２ｂ、ＣＨ２ｃへとディジーチェイン接続され
たＩ ＡＯ５ａ、 ５ｂ、 ５ｃ、及び３本のニレコー
ドされたＩＡＬ６により接続されている。
とＣＨ２ａ−ＣＨ２ｂ−ＣＨ２ｃは共通バス３２割込レ
ベルごとに時分割されたＩＮＴ４．ＣＰＵＩからＣＨ２
ａ、ＣＨ２ｂ、ＣＨ２ｃへとディジーチェイン接続され
たＩ ＡＯ５ａ、 ５ｂ、 ５ｃ、及び３本のニレコー
ドされたＩＡＬ６により接続されている。
第２図は、第１図でのＣＰＵＩの構成を示すブロックで
ある。シリアルパラレル変換器（ＳＰＣと略す）１２は
Ｉ ＮＴ４及びタイミング発生器（以下。
ある。シリアルパラレル変換器（ＳＰＣと略す）１２は
Ｉ ＮＴ４及びタイミング発生器（以下。
ＣＴと略す）１３が接続され時分割された割込信号をパ
ラレルデータに変換するものであり、その出力は個別割
込線Ｉ ＰＴｏ １４ａ−Ｉ ＰＴ３１４ｂ−Ｉ ＰＴ
７１４ｃとして制御部１１へ接続されている０割込許可
レジスタ（以下、ＩＡＯＲと略す） １５及び割込許可
レベルレジスタ（以下、ＩＡＬＲと略す）１Ｂは制御部
１１より書き込み可能であり、それぞれＩＡＯ５ａ及び
ＩＡＬ６へ接続されている。尚、ＩＡＯＲ１５は値１１
１を書込むことにより、■クロ７クサイクルのみ“ｌ゛
が出力される様構成されている。ＡＮＤ回路１７はＩＡ
ＯＲ１５とＩ ＮＴ４の否定が接続され。
ラレルデータに変換するものであり、その出力は個別割
込線Ｉ ＰＴｏ １４ａ−Ｉ ＰＴ３１４ｂ−Ｉ ＰＴ
７１４ｃとして制御部１１へ接続されている０割込許可
レジスタ（以下、ＩＡＯＲと略す） １５及び割込許可
レベルレジスタ（以下、ＩＡＬＲと略す）１Ｂは制御部
１１より書き込み可能であり、それぞれＩＡＯ５ａ及び
ＩＡＬ６へ接続されている。尚、ＩＡＯＲ１５は値１１
１を書込むことにより、■クロ７クサイクルのみ“ｌ゛
が出力される様構成されている。ＡＮＤ回路１７はＩＡ
ＯＲ１５とＩ ＮＴ４の否定が接続され。
その出力は割込取消通知線（以下、ＩＣＡＮと略す）１
８として制御部１１へ接続されている。
８として制御部１１へ接続されている。
第３図は第１図に示したＣＨ２ａの構成を示すブロック
図である０割込レジスタ（以下、ｌＮＴＲと略す）２２
及び割込レベルレジスタ（以下、ＩＮＴＬＲと略す）２
３は制御部２１より書込可能である。タイミング発生器
（以下、ＣＴと略す）２４は、第２図にて示したＣＴ１
３と同一タイミングにて動作するものである。パラレル
−シリアル変換器（以下、ＰＳＣと略す）２５はｌＮＴ
Ｒ２２、ＩＮＴＬＲ２３、及びＣＴ２４が接続され、割
込レベルごとに時分割された割込信号を生成するもので
ある。比較器２Ｂは、ｌＮＴＲ２２゜Ｉ ＮＴＬＲ２３
，ＩＡＬ６が接続され割込許可レベルに対応した割込の
値を出力するものである。セレクタ２７はＰＳＣ２５、
比較器２Ｂ及びＩＡＯ５ａが接続され、ＩＡＯ５ａの値
が°０′の時は時分割割込信号を、ＩＡＯ５ａの値が°
ｌ”の時は割込許可レベルに対応する割込の値を出力す
る様選択するものであり、オープンコレクタ素子（以下
、ＯＣと略す）２８によりＩＮＴ４ヘワイアードオア接
続されている。
図である０割込レジスタ（以下、ｌＮＴＲと略す）２２
及び割込レベルレジスタ（以下、ＩＮＴＬＲと略す）２
３は制御部２１より書込可能である。タイミング発生器
（以下、ＣＴと略す）２４は、第２図にて示したＣＴ１
３と同一タイミングにて動作するものである。パラレル
−シリアル変換器（以下、ＰＳＣと略す）２５はｌＮＴ
Ｒ２２、ＩＮＴＬＲ２３、及びＣＴ２４が接続され、割
込レベルごとに時分割された割込信号を生成するもので
ある。比較器２Ｂは、ｌＮＴＲ２２゜Ｉ ＮＴＬＲ２３
，ＩＡＬ６が接続され割込許可レベルに対応した割込の
値を出力するものである。セレクタ２７はＰＳＣ２５、
比較器２Ｂ及びＩＡＯ５ａが接続され、ＩＡＯ５ａの値
が°０′の時は時分割割込信号を、ＩＡＯ５ａの値が°
ｌ”の時は割込許可レベルに対応する割込の値を出力す
る様選択するものであり、オープンコレクタ素子（以下
、ＯＣと略す）２８によりＩＮＴ４ヘワイアードオア接
続されている。
ＡＮＤ回路２９はセレクタ２７とＩＡＯ５ａが接続され
、その出力は割込許可通知線（以下、ＩＡＣＫと略す）
３０として制御部２１へ接続されている。ＡＮＤ回路３
１はＩＡＯ５ａとセレクタ２７の否定が接続され。
、その出力は割込許可通知線（以下、ＩＡＣＫと略す）
３０として制御部２１へ接続されている。ＡＮＤ回路３
１はＩＡＯ５ａとセレクタ２７の否定が接続され。
次にディジーチェイン接続されているＣＨ２ｂに対して
ＩＡＯ５ｂを送出するものである。
ＩＡＯ５ｂを送出するものである。
次に１本実施例の動作について説明する。ただし、ＣＨ
２ａが割込レベル“３′の割込を発生する場合を示す、
制御部２１は割込原因が発生するとｌＮＴＲ２２及びＩ
ＮＴＬＲ２３にそれぞれ値“１′及び値°３゜を書込む
、これらの割込信号はＰＳＣ２５によりＣＴ２４のタイ
ミングに従って時分割されセレクタ２？、０Ｃ２８を経
由し、Ｉ ＮＴ４ヘワイアードオアされる。第４図にＩ
ＮＴ４のタイムチャートを示す、この場合少くとも割込
レベル“３′のタイミングにて値゛Ｏ゛ （論理１）が
送出されている。
２ａが割込レベル“３′の割込を発生する場合を示す、
制御部２１は割込原因が発生するとｌＮＴＲ２２及びＩ
ＮＴＬＲ２３にそれぞれ値“１′及び値°３゜を書込む
、これらの割込信号はＰＳＣ２５によりＣＴ２４のタイ
ミングに従って時分割されセレクタ２？、０Ｃ２８を経
由し、Ｉ ＮＴ４ヘワイアードオアされる。第４図にＩ
ＮＴ４のタイムチャートを示す、この場合少くとも割込
レベル“３′のタイミングにて値゛Ｏ゛ （論理１）が
送出されている。
ｃｐｔｒｉはＩ ＮＴ４の時分割された割込信号を５Ｐ
Ｃ１２によりＣＴ１３のタイミングに従ってパラレル変
換を行ない、割込レベル゛３°の割込はＩ ｐＴ、 １
４ｂにより制御部１１へ通知される。制御部１１は割込
レベル゛３°に対して割込処理可能となると、ＩＡＯＲ
１５及びＩＡＬＲｌＢに対してそれぞれ値“ｌ′及び値
“３°を書込む、ここで、第５図は本実施例の動作を示
すタイムチャートである。同図かられかるように、ＣＰ
ＵＩはＩＡＯ５ａにｌクロ、クサイクルの割込許可を送
出し、ＩＡＬ６に割込許可レベルを送出する。そして、
ＣＨ２ａはＩＡＯ５ａより割込許可を受信すると、時分
割割込信号の送出を一時止めＩＡＬ８にて示される割込
許可レベルに対応した割込信号を比較器２Ｂ、セレクタ
２７及び０Ｃ２８を介してｘＮＴ４へ送出する。この時
ＣＨ２ａにおいて割込レベル“３”が依然として割込保
留中であれば、第５図に示すようにＩ ＮＴ４に値Ｉ
Ｑ １（論理１）が送出されるとともに、ＡＮＤ回路２
９によりＩＡＣＫ３０を介して制御部２１へ割込許可を
通知する。また、ＣＨ２ａはＡＮＤ回路３１によりＩＡ
Ｏ５ｂを介してＣＨ２ａとディジーチェイン接続されて
いるＣＨ２ｂに対して割込信号の送出を抑止する。一方
、ＣＰＵＩではＩＮＴ４から割込許可レベルの割込の値
つまり割込レベル“３°の値゛０°（論理１）を受信す
ることによりＣＨ２ａが依然割込保留中であることを確
認する。
Ｃ１２によりＣＴ１３のタイミングに従ってパラレル変
換を行ない、割込レベル゛３°の割込はＩ ｐＴ、 １
４ｂにより制御部１１へ通知される。制御部１１は割込
レベル゛３°に対して割込処理可能となると、ＩＡＯＲ
１５及びＩＡＬＲｌＢに対してそれぞれ値“ｌ′及び値
“３°を書込む、ここで、第５図は本実施例の動作を示
すタイムチャートである。同図かられかるように、ＣＰ
ＵＩはＩＡＯ５ａにｌクロ、クサイクルの割込許可を送
出し、ＩＡＬ６に割込許可レベルを送出する。そして、
ＣＨ２ａはＩＡＯ５ａより割込許可を受信すると、時分
割割込信号の送出を一時止めＩＡＬ８にて示される割込
許可レベルに対応した割込信号を比較器２Ｂ、セレクタ
２７及び０Ｃ２８を介してｘＮＴ４へ送出する。この時
ＣＨ２ａにおいて割込レベル“３”が依然として割込保
留中であれば、第５図に示すようにＩ ＮＴ４に値Ｉ
Ｑ １（論理１）が送出されるとともに、ＡＮＤ回路２
９によりＩＡＣＫ３０を介して制御部２１へ割込許可を
通知する。また、ＣＨ２ａはＡＮＤ回路３１によりＩＡ
Ｏ５ｂを介してＣＨ２ａとディジーチェイン接続されて
いるＣＨ２ｂに対して割込信号の送出を抑止する。一方
、ＣＰＵＩではＩＮＴ４から割込許可レベルの割込の値
つまり割込レベル“３°の値゛０°（論理１）を受信す
ることによりＣＨ２ａが依然割込保留中であることを確
認する。
次に、ＣＨ２ａが割込を取消した時の動作を説明する。
ＣＨ２ａは割込の取消を行なう場合、ｌＮＴＲ２２に値
°０′を書込む、そして、ＣＨ２ａはＩＡＯ５ａにて割
込許可を受信すると、ＩＡＬ６にて示された割込許可レ
ベルの値゛１′（論理０）が、比較器２Ｂ、セレクタ２
７及び０Ｃ２８を介してＩ ＮＴ４へ送出される。また
、ＣＨ２ａはＡＮＤ回路３１により割込許可信号がＩＡ
Ｏ５ｂを介してＣＨ２ｍとデイジーチェイン接続されて
いるＣＨ２ｂへ送出される。この様にして全てのＣＨに
て割込許可レベルに対応する割込が保留されていない時
Ｉ ＮＴ４は値“１′（論理Ｏ）となり、ＣＰＵＩはＡ
ＮＤ回％１７の出力が強制的に値°０° （論理ｌ）と
なることにより割込の取消を検出してＩＣＡＮ１８を介
して制御部１１へ通知する。この動作により制御部１１
は割込情報の転送のタイムアウトを検出することなく、
ただちに処理へ復帰することが可能となる。
°０′を書込む、そして、ＣＨ２ａはＩＡＯ５ａにて割
込許可を受信すると、ＩＡＬ６にて示された割込許可レ
ベルの値゛１′（論理０）が、比較器２Ｂ、セレクタ２
７及び０Ｃ２８を介してＩ ＮＴ４へ送出される。また
、ＣＨ２ａはＡＮＤ回路３１により割込許可信号がＩＡ
Ｏ５ｂを介してＣＨ２ｍとデイジーチェイン接続されて
いるＣＨ２ｂへ送出される。この様にして全てのＣＨに
て割込許可レベルに対応する割込が保留されていない時
Ｉ ＮＴ４は値“１′（論理Ｏ）となり、ＣＰＵＩはＡ
ＮＤ回％１７の出力が強制的に値°０° （論理ｌ）と
なることにより割込の取消を検出してＩＣＡＮ１８を介
して制御部１１へ通知する。この動作により制御部１１
は割込情報の転送のタイムアウトを検出することなく、
ただちに処理へ復帰することが可能となる。
（発明の効果）
以上詳細に説明したように、本発明によれば、時分割割
込信号による割込制御方式において、中央処理装置は割
込許可送出時に、割込許可レベルに対応する割込の有無
を入出力制御装置からの時分割割込信号の伝達を待つこ
となく、その時点で確認できることにより、時分割に伴
う送信側状態と受信側状態の時間差を意識することが不
要となり、少ない信号線で、なおかつ本来の中央処理装
置の処理能力に対して影響を与えない割込制御方式が実
現可能である。
込信号による割込制御方式において、中央処理装置は割
込許可送出時に、割込許可レベルに対応する割込の有無
を入出力制御装置からの時分割割込信号の伝達を待つこ
となく、その時点で確認できることにより、時分割に伴
う送信側状態と受信側状態の時間差を意識することが不
要となり、少ない信号線で、なおかつ本来の中央処理装
置の処理能力に対して影響を与えない割込制御方式が実
現可能である。
第１図はこの発明の一実施例を示す構成図、第２図は第
１図でのＣＰＵの構成を示すブロック図、第３図は第１
図でのＣＨの構成を示すブロック図、第４図はＣＨにお
けるＩＮＴの動作状態を示すタイムチャート、第５図は
本実施例の動作を示すタイムチャートである。 ｌ・・・中央処理装置（ＣＰＵ）、 ２ａ 、 ２ｂ 、 ２ｃｍ−−入出力制御装置（ＣＨ
）、３・・・共通バス、 ４・・・割込信号線（ＩＮＴ）、 ５ａ 、 ５ｂ 、 ５ｃ・・・割込許可信号線（ＩＡ
Ｏ）、６・・・割込許可レベル線（ＩＡＬ）、１１ 、
２１・・・制御部、 １２・・・シリアル−パラレル変換器（ＳＰＣ）、１３
、２４・・・タイミング発生器（ＣＴ）。 １４ａ、１４ｂ、１４ｃ ・−・個別割込線、１５・・
・割込許可レジスタ（ＩＡＯＲ）、１Ｂ・・・割込許可
レベルレジスタＣＩＡＬＨ）、１７ 、２９ 、３１・
・・ＡＮＤ回路、１８・・・割込取消通知線（ＩＣＡＮ
）、２２・・・割込レジスタ（ＩＮＴＲ）、２３・・・
割込レベルレジスタ（ＩＮＴＬＲ）、２５・・・パラレ
ル−シリアル変換量（ＰＳＣ）、２６・・・比較器、 ２７・・・セレクタ、 ２８・・・オープンコレクタ素子。 ３０・・・割込許可通知線（ＩＡＣＫ）。
１図でのＣＰＵの構成を示すブロック図、第３図は第１
図でのＣＨの構成を示すブロック図、第４図はＣＨにお
けるＩＮＴの動作状態を示すタイムチャート、第５図は
本実施例の動作を示すタイムチャートである。 ｌ・・・中央処理装置（ＣＰＵ）、 ２ａ 、 ２ｂ 、 ２ｃｍ−−入出力制御装置（ＣＨ
）、３・・・共通バス、 ４・・・割込信号線（ＩＮＴ）、 ５ａ 、 ５ｂ 、 ５ｃ・・・割込許可信号線（ＩＡ
Ｏ）、６・・・割込許可レベル線（ＩＡＬ）、１１ 、
２１・・・制御部、 １２・・・シリアル−パラレル変換器（ＳＰＣ）、１３
、２４・・・タイミング発生器（ＣＴ）。 １４ａ、１４ｂ、１４ｃ ・−・個別割込線、１５・・
・割込許可レジスタ（ＩＡＯＲ）、１Ｂ・・・割込許可
レベルレジスタＣＩＡＬＨ）、１７ 、２９ 、３１・
・・ＡＮＤ回路、１８・・・割込取消通知線（ＩＣＡＮ
）、２２・・・割込レジスタ（ＩＮＴＲ）、２３・・・
割込レベルレジスタ（ＩＮＴＬＲ）、２５・・・パラレ
ル−シリアル変換量（ＰＳＣ）、２６・・・比較器、 ２７・・・セレクタ、 ２８・・・オープンコレクタ素子。 ３０・・・割込許可通知線（ＩＡＣＫ）。
Claims (1)
- 共通バスにより接続される中央処理装置と複数の入出力
制御装置間における割込制御方式において、各入出力制
御装置は割込レベルごとに時分割された時分割割込信号
を前記中央処理装置に送出し、前記中央処理装置は前記
時分割割込信号よりの割込の発生を検出した後割込処理
可能状態となると割込許可と割込許可レベルを前記入出
力制御装置に送出し、前記入出力制御装置では前記割込
許可を受信すると割込の有無にかかわらず前記時分割割
込信号の送出を中断して前記割込許可レベルに対応する
割込の値を所定時間送出した後前記時分割割込信号の送
出を再開し、前記中央処理装置は前記割込許可の送出時
に前記割込許可レベルに対応する割込の値を受信するこ
とにより前記割込許可に対応する割込の有無を確認する
ことを特徴とする割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276484A JPS61151766A (ja) | 1984-12-26 | 1984-12-26 | 割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276484A JPS61151766A (ja) | 1984-12-26 | 1984-12-26 | 割込制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61151766A true JPS61151766A (ja) | 1986-07-10 |
| JPH0126106B2 JPH0126106B2 (ja) | 1989-05-22 |
Family
ID=17518414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27276484A Granted JPS61151766A (ja) | 1984-12-26 | 1984-12-26 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775991A (ja) * | 1993-09-08 | 1995-03-20 | Ckd Corp | 配線配管ユニット |
-
1984
- 1984-12-26 JP JP27276484A patent/JPS61151766A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775991A (ja) * | 1993-09-08 | 1995-03-20 | Ckd Corp | 配線配管ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126106B2 (ja) | 1989-05-22 |
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