JPS61151756A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
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- JPS61151756A JPS61151756A JP59273404A JP27340484A JPS61151756A JP S61151756 A JPS61151756 A JP S61151756A JP 59273404 A JP59273404 A JP 59273404A JP 27340484 A JP27340484 A JP 27340484A JP S61151756 A JPS61151756 A JP S61151756A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は、主メモリの写しが置かれるキャッシュメモ
リを備えた演算制御装置に好適するキャッシュメモリ制
御方式に関する。
リを備えた演算制御装置に好適するキャッシュメモリ制
御方式に関する。
［発明の技術的背景とその問題点］
一般に、演算制御装置は、メモリアドレスの島速化のた
めに、主メモリの写しが置かれるキャッシュメモリを有
している。このキャッシュメモリの１ブロックの容量（
バイト数）は、一般に固定化されている。
めに、主メモリの写しが置かれるキャッシュメモリを有
している。このキャッシュメモリの１ブロックの容量（
バイト数）は、一般に固定化されている。
しかし、１ブロック容量の妥当性は、プログラムを実際
に走らせないとチェックできないため、プログラム（シ
ステム）に適したブロック容量を予め設定することは困
難であった。
に走らせないとチェックできないため、プログラム（シ
ステム）に適したブロック容量を予め設定することは困
難であった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、キャッシュメモリのブロック容量を可変でき、もって
プログラム（システム）に最適のブロック容量を設定す
ることが可能なキャッシュメモリ制御方式を提供するこ
とにある。
、キャッシュメモリのブロック容量を可変でき、もって
プログラム（システム）に最適のブロック容量を設定す
ることが可能なキャッシュメモリ制御方式を提供するこ
とにある。
［発明の概要］
この発明によれば、データ幅が２ バイト（ｍは０以上
の整数）のメモリデータバスに接続された主メモリの写
しが置かれる１ブロックが２ｌバイト（２は２≧ｍを満
足する整数）のキャッシュメモリと、このキャッシュメ
モリに上記主メモリの写しが存在する場合に、メモリア
ドレス中の力゛ ラムアドレスで指定される領域にブロ
ックアドレスが格納されるディレクテリメモリとを備え
た演算制御装置に適用されるキャッシュメモリ制御方式
が提供される。
の整数）のメモリデータバスに接続された主メモリの写
しが置かれる１ブロックが２ｌバイト（２は２≧ｍを満
足する整数）のキャッシュメモリと、このキャッシュメ
モリに上記主メモリの写しが存在する場合に、メモリア
ドレス中の力゛ ラムアドレスで指定される領域にブロ
ックアドレスが格納されるディレクテリメモリとを備え
た演算制御装置に適用されるキャッシュメモリ制御方式
が提供される。
上記キャッシュメモリ制御方式においては、第１乃至第
４手段が用意される。この第１手段は、キャッシュメモ
リの１ブロック容１２’バイトを２Ｘ 倍することが指
定されている場合、上記メモリアドレス中のカラムアド
レスの下位Ｘビットを“Ｏｎにして上記ディレクテリメ
モリを索引し、ディレクテリチェックを行なう。第２手
段は、第１手段のディレクテリチェックによりミスヒツ
トした場合、上記ディレクテリメモリの対応領域に、対
応する上記ブロックアドレスを登録し、２（（Ｊ−ｍｌ
−１−ｘ １回の主メモリリード要求を発する。また、
第３手段は、第２手段による１回目の主メモリリード要
求時には、上記メモリアドレスの下位ｍビットを“Ｏ゛
°にしたリードアドレスを生成し、以後の２ｌ（Ｊ、−
ｍ）＋ｘ） 、回の主メモリリード要求に際しては前
回生成されたリードアドレスの下位ｍビットに続＜（ｎ
−ｍ）＋ｘビットに１を加算して新たなリードアドレス
を生成する。第４手段は、第３手段によって生成された
リードアドレスに応じて上記主メモリから読出されたリ
ードデータを、上記カラムアドレスの下位Ｘビットを除
く残りビットと、同リードデータと共に返されるリード
アドレスの下位ｍビットに続く（ｌ−ｍ）＋Ｘビットと
の連結情報で示される、上記キャッシュメモリの領域に
書込む。
４手段が用意される。この第１手段は、キャッシュメモ
リの１ブロック容１２’バイトを２Ｘ 倍することが指
定されている場合、上記メモリアドレス中のカラムアド
レスの下位Ｘビットを“Ｏｎにして上記ディレクテリメ
モリを索引し、ディレクテリチェックを行なう。第２手
段は、第１手段のディレクテリチェックによりミスヒツ
トした場合、上記ディレクテリメモリの対応領域に、対
応する上記ブロックアドレスを登録し、２（（Ｊ−ｍｌ
−１−ｘ １回の主メモリリード要求を発する。また、
第３手段は、第２手段による１回目の主メモリリード要
求時には、上記メモリアドレスの下位ｍビットを“Ｏ゛
°にしたリードアドレスを生成し、以後の２ｌ（Ｊ、−
ｍ）＋ｘ） 、回の主メモリリード要求に際しては前
回生成されたリードアドレスの下位ｍビットに続＜（ｎ
−ｍ）＋ｘビットに１を加算して新たなリードアドレス
を生成する。第４手段は、第３手段によって生成された
リードアドレスに応じて上記主メモリから読出されたリ
ードデータを、上記カラムアドレスの下位Ｘビットを除
く残りビットと、同リードデータと共に返されるリード
アドレスの下位ｍビットに続く（ｌ−ｍ）＋Ｘビットと
の連結情報で示される、上記キャッシュメモリの領域に
書込む。
［発明の実施例］
第１図はこの発明の一実施例に係る演算制御装置周辺の
要部構成を示す。第１図において、１１は主メモリ、Ｊ
２はメモリデータバスである。メモリデータバス１２の
データ幅は、２ｒｒ１バイト例えば２３バイト（ｍ−３
）、即ち８バイトである。１３は主メモリ１１の写しが
置かれるキャッシュメモリ、１４は主メモリ１１の写し
がキャッシュメモリ１３に置かれている場合に対応する
物理アドレスのビットＯ〜１１（以下、ブロックアドレ
スと称する）が格納されるディレクテリメモリである。
要部構成を示す。第１図において、１１は主メモリ、Ｊ
２はメモリデータバスである。メモリデータバス１２の
データ幅は、２ｒｒ１バイト例えば２３バイト（ｍ−３
）、即ち８バイトである。１３は主メモリ１１の写しが
置かれるキャッシュメモリ、１４は主メモリ１１の写し
がキャッシュメモリ１３に置かれている場合に対応する
物理アドレスのビットＯ〜１１（以下、ブロックアドレ
スと称する）が格納されるディレクテリメモリである。
キャッシュメモリ１３はバンク０およびバンク１の２バ
ンクからなる。各バンクの容量は、８バイトＸ２ＫＷで
ある。キャッシュメモリ１３の１ブロック容量は、２ｌ
バイト例えば２ｌバイト（Ｑ−４） 、即ち１６バイト
を基本とする。またディレクテリメモリ１４も、キャッ
シュメモリ１３に対応してバンク０およびバンク１の２
バンクからなる。ディレクテリメモリ１４のブロックエ
ントリは、キャッシュメモリ１３の１７０ツク容量が１
６バイトの場合に１０２４である。
ンクからなる。各バンクの容量は、８バイトＸ２ＫＷで
ある。キャッシュメモリ１３の１ブロック容量は、２ｌ
バイト例えば２ｌバイト（Ｑ−４） 、即ち１６バイト
を基本とする。またディレクテリメモリ１４も、キャッ
シュメモリ１３に対応してバンク０およびバンク１の２
バンクからなる。ディレクテリメモリ１４のブロックエ
ントリは、キャッシュメモリ１３の１７０ツク容量が１
６バイトの場合に１０２４である。
１５はキャッシュメモリ１３の１ブロック容量を基本の
１６バイトとするか、或は同プ０ツク容量を２Ｘ倍例工
Ｉｔ２” 倍（ｘ−１） 、 ＫＪｔ５２倍Ｌテ３、し
バイトとするかを指定するフリップフ口ツプ（以下、Ｆ
／Ｆと称するンである。Ｆ ／ Ｆ １５は、特定命令
の指定に応じ図示せぬファームウェア制御部によりセッ
トされ、１ブロック容量を３２バイトとすることを指定
する。１６はディレクテリチェックに際し３２ビツト構
成のメモリアドレスが保持されるアドレスレジスタ、１
７はアドレスレジスタ１６の保持データのビット２７ま
たは１ビツトの論理１１０ Ｉｔデータ（固定値）のい
ずれか一方を、Ｆ ／ Ｆ １５のＱ出力信号１５−１
に応じて選択するセレクタ（以゛下、ＳＥＬと称する）
である。５ＥＬ１７の選択出力ビットは、アドレスレジ
スタ１６の保持データのビット１８〜２Ｂの下位に連結
され、１０ビツトのカラムアドレスを構成する。このカ
ラムアドレスは、ディレクテリメモリ１４を索引するの
に用いられる。１８−０．１８−１はディレクテリメモ
リ１４のバンク０．１から読出されるデータとアドレス
レジスタ１６の保持データのビット０〜１７（即ちブロ
ックアドレス）とを比較し、一致を検出する比較器であ
る。比較器１８−０．１８−１は、一致検出時にキャツ
シュヒツトを示す論理“１゛′の信号を出力し、不一致
検出時にミスヒツトを示す論理ＩＩ ＯＩＩの信号を出
力する。
１６バイトとするか、或は同プ０ツク容量を２Ｘ倍例工
Ｉｔ２” 倍（ｘ−１） 、 ＫＪｔ５２倍Ｌテ３、し
バイトとするかを指定するフリップフ口ツプ（以下、Ｆ
／Ｆと称するンである。Ｆ ／ Ｆ １５は、特定命令
の指定に応じ図示せぬファームウェア制御部によりセッ
トされ、１ブロック容量を３２バイトとすることを指定
する。１６はディレクテリチェックに際し３２ビツト構
成のメモリアドレスが保持されるアドレスレジスタ、１
７はアドレスレジスタ１６の保持データのビット２７ま
たは１ビツトの論理１１０ Ｉｔデータ（固定値）のい
ずれか一方を、Ｆ ／ Ｆ １５のＱ出力信号１５−１
に応じて選択するセレクタ（以゛下、ＳＥＬと称する）
である。５ＥＬ１７の選択出力ビットは、アドレスレジ
スタ１６の保持データのビット１８〜２Ｂの下位に連結
され、１０ビツトのカラムアドレスを構成する。このカ
ラムアドレスは、ディレクテリメモリ１４を索引するの
に用いられる。１８−０．１８−１はディレクテリメモ
リ１４のバンク０．１から読出されるデータとアドレス
レジスタ１６の保持データのビット０〜１７（即ちブロ
ックアドレス）とを比較し、一致を検出する比較器であ
る。比較器１８−０．１８−１は、一致検出時にキャツ
シュヒツトを示す論理“１゛′の信号を出力し、不一致
検出時にミスヒツトを示す論理ＩＩ ＯＩＩの信号を出
力する。
Ｒ８ＰＯ／１はミスヒツトに伴う主メモリ１１に対する
メモリリード要求時のリードアドレスのアドレスレジス
タビット２８に相当するレスポンスビット、Ｒ８Ｐ２／
３は同じくアドレスビット２ｌに相当するレスポンスビ
ットである。１９はアドレスレジスタ１Ｇの保持データ
のビット２７とレスポンスビットＲ８ＰＯ／１との連結
データ、またはレスポンスビットＲ３Ｐ２／３とＲ８Ｐ
Ｏ／１の連結データのいずれか一方を、Ｆ ／ Ｆ １
５のＱ出力信号１５−１に応じて選択するＳＥＬ （セ
レクタ）、２０はキャッシュメモリ１３のアドレスレジ
スタ（キャッシュアドレスレジスタ）である。アドレス
レジスタ２０には、アドレスレジスタ１６の保持データ
のビット１８〜２６（上位ビット）、５ＥＬ１９の選択
出力データ（２ビツト）、およびアドレスビット２９〜
３１（下位ビット）が保持される。キャッシュメモリ１
３は、アドレスレジスタ２０の保持データの上位１２ビ
ツト、即ちアドレスビット１８〜２９によりアクセスさ
れる。またアドレスビット２９〜３１は、キャッシュメ
モリ１３に対する８バイト（６４ビツト）リード後のゾ
ーンコントロールに用いられる。
メモリリード要求時のリードアドレスのアドレスレジス
タビット２８に相当するレスポンスビット、Ｒ８Ｐ２／
３は同じくアドレスビット２ｌに相当するレスポンスビ
ットである。１９はアドレスレジスタ１Ｇの保持データ
のビット２７とレスポンスビットＲ８ＰＯ／１との連結
データ、またはレスポンスビットＲ３Ｐ２／３とＲ８Ｐ
Ｏ／１の連結データのいずれか一方を、Ｆ ／ Ｆ １
５のＱ出力信号１５−１に応じて選択するＳＥＬ （セ
レクタ）、２０はキャッシュメモリ１３のアドレスレジ
スタ（キャッシュアドレスレジスタ）である。アドレス
レジスタ２０には、アドレスレジスタ１６の保持データ
のビット１８〜２６（上位ビット）、５ＥＬ１９の選択
出力データ（２ビツト）、およびアドレスビット２９〜
３１（下位ビット）が保持される。キャッシュメモリ１
３は、アドレスレジスタ２０の保持データの上位１２ビ
ツト、即ちアドレスビット１８〜２９によりアクセスさ
れる。またアドレスビット２９〜３１は、キャッシュメ
モリ１３に対する８バイト（６４ビツト）リード後のゾ
ーンコントロールに用いられる。
２ｌは比較器１８−０．１８−１の出力信号（２ビツト
）またはＬＲＵデータ（２ビツト）のいずれか一方を選
択するＳＥＬ （セレクタ）である。５ＥＬ２ｌは、キ
ャツシュヒツト時には比較器１８−０．１８−１の出力
信号を選択し、ミスヒツト時にはＬＲＵデータを選択す
る。このＬＲＬＩデータは、ミスヒントに伴う主メモリ
１１からのブロック転送の際には、次にライトすべきキ
ャッシュメモリ１３の１５ンクを指定する。ＬＲＬＩデ
ータは、０１″でバンクＯを、°“１０″でバンク１を
指定する。２２は５ＥＬ２ｌの選択出力データが保持さ
れる２ビツトのレジスタである。レジスタ２２の保持デ
ータの上位ビットはキャッシュメモリ１３のバンクＯの
選択指定（チップ選択）に、同じく下位ビットはバンク
１の選択指定に、それぞれ用いられる。
）またはＬＲＵデータ（２ビツト）のいずれか一方を選
択するＳＥＬ （セレクタ）である。５ＥＬ２ｌは、キ
ャツシュヒツト時には比較器１８−０．１８−１の出力
信号を選択し、ミスヒツト時にはＬＲＵデータを選択す
る。このＬＲＬＩデータは、ミスヒントに伴う主メモリ
１１からのブロック転送の際には、次にライトすべきキ
ャッシュメモリ１３の１５ンクを指定する。ＬＲＬＩデ
ータは、０１″でバンクＯを、°“１０″でバンク１を
指定する。２２は５ＥＬ２ｌの選択出力データが保持さ
れる２ビツトのレジスタである。レジスタ２２の保持デ
ータの上位ビットはキャッシュメモリ１３のバンクＯの
選択指定（チップ選択）に、同じく下位ビットはバンク
１の選択指定に、それぞれ用いられる。
３１はラッチイネーブル端子ＬＥおよびカウントイネー
ブル端子ＣＴＥを有する例えば２進３ビツトのカウンタ
である。カウンタ３１の端子ＬＥには、ディレクテリチ
ェックサイクルがメモリリードアクセスに起因するもの
であるか否かを示す信号ＢしＬＥが供給され、端子ＣＴ
Ｅにはメモリリクエスト信号ＭＲＥＱが供給される。信
号ＢＬＬＥ。
ブル端子ＣＴＥを有する例えば２進３ビツトのカウンタ
である。カウンタ３１の端子ＬＥには、ディレクテリチ
ェックサイクルがメモリリードアクセスに起因するもの
であるか否かを示す信号ＢしＬＥが供給され、端子ＣＴ
Ｅにはメモリリクエスト信号ＭＲＥＱが供給される。信
号ＢＬＬＥ。
ＭＲＥＱは、論理“ＯＩＩで真である。カウンタ３１の
３ビツトの入力には、最上位ヒツトより論理“０”のご
ットデータ、Ｆ ／ Ｆ １５のＱ出力信号１５−０、
および論理″“０”のごットデータが供給される。３２
はディレクテリチェックサイクルであるか否かを示す信
号ＤＣＨＫおよびミスヒツトであるか否かを示す信号Ｍ
ＨＩＴが供給されるナントゲート、３３は（ミスヒツト
に伴う）ブロックリード動作中であるか否かを示す信号
ＢＲＢＹおよびナントゲート３２の出力信号が供給され
るナントゲートである。信号ＤＣＨＫ、ＭＨＩＴは論理
゛１°′で真、信号ＢＲＢＹは論理１１０ ＩＩで真で
ある。３４はカウンタ３１のカウント値（３ビツト）の
最上位ビットが供給されるインバータ、３５はインバー
タ３４およびナントゲート３３の各出力信号が供給され
るアンドゲート、３６は主メモリ１１がビジー状態にあ
るか否かを示す信号ＭＭＢＹおよびアンドゲート３５の
出力信号が供給されるナントゲートである。
３ビツトの入力には、最上位ヒツトより論理“０”のご
ットデータ、Ｆ ／ Ｆ １５のＱ出力信号１５−０、
および論理″“０”のごットデータが供給される。３２
はディレクテリチェックサイクルであるか否かを示す信
号ＤＣＨＫおよびミスヒツトであるか否かを示す信号Ｍ
ＨＩＴが供給されるナントゲート、３３は（ミスヒツト
に伴う）ブロックリード動作中であるか否かを示す信号
ＢＲＢＹおよびナントゲート３２の出力信号が供給され
るナントゲートである。信号ＤＣＨＫ、ＭＨＩＴは論理
゛１°′で真、信号ＢＲＢＹは論理１１０ ＩＩで真で
ある。３４はカウンタ３１のカウント値（３ビツト）の
最上位ビットが供給されるインバータ、３５はインバー
タ３４およびナントゲート３３の各出力信号が供給され
るアンドゲート、３６は主メモリ１１がビジー状態にあ
るか否かを示す信号ＭＭＢＹおよびアンドゲート３５の
出力信号が供給されるナントゲートである。
信号ＭＭＢＹは論理“ＯＮで真である。ナントゲート３
６の出力信号は、メモリリクエスト信号ＭＲＥＱとして
用いられる。
６の出力信号は、メモリリクエスト信号ＭＲＥＱとして
用いられる。
３７はナントゲート３２の出力信号が供給されるインバ
ータ、３８はインバータ３７の出力信号およびＦ／Ｆ１
５のＱ出力信号１５−１が供給されるアンドゲートであ
る。４０．４１はインバータ３７の出力信号をディレク
テリチェック終了時に記憶するＦ／Ｆ （フリップフロ
ップ） 、 ４２．４３はアンドゲート３８の出力信号
をディレクテリチェック終了時に記憶するＦ／Ｆ （フ
リップ７０ツブ）である、Ｆ／Ｆ４０゜４１は、Ｆ ／
Ｆ １５がリセット状態にある場合、レスポンスビッ
トＲ８ＰＯ／１が“ＯＮ、“１”であればリセットされ
るようになっている。またＦ／Ｆ４０．４１．４２．４
３は、Ｆ／Ｆ１５がセット状態にある場合、レスポンス
ビットＲ８Ｐ Ｏ／１ 、Ｒ３Ｐ２／３ カ”００”
、ｏ ｉ ” 、“１０”、”１１”であればリセット
されるようになっている。４４はＦ ／ Ｆ ４０〜４
３の各ζ出力信号が供給されるナントゲートである。ナ
ントゲート４４の出力信号は信号ＢＲＢＹとして用いら
れる。
ータ、３８はインバータ３７の出力信号およびＦ／Ｆ１
５のＱ出力信号１５−１が供給されるアンドゲートであ
る。４０．４１はインバータ３７の出力信号をディレク
テリチェック終了時に記憶するＦ／Ｆ （フリップフロ
ップ） 、 ４２．４３はアンドゲート３８の出力信号
をディレクテリチェック終了時に記憶するＦ／Ｆ （フ
リップ７０ツブ）である、Ｆ／Ｆ４０゜４１は、Ｆ ／
Ｆ １５がリセット状態にある場合、レスポンスビッ
トＲ８ＰＯ／１が“ＯＮ、“１”であればリセットされ
るようになっている。またＦ／Ｆ４０．４１．４２．４
３は、Ｆ／Ｆ１５がセット状態にある場合、レスポンス
ビットＲ８Ｐ Ｏ／１ 、Ｒ３Ｐ２／３ カ”００”
、ｏ ｉ ” 、“１０”、”１１”であればリセット
されるようになっている。４４はＦ ／ Ｆ ４０〜４
３の各ζ出力信号が供給されるナントゲートである。ナ
ントゲート４４の出力信号は信号ＢＲＢＹとして用いら
れる。
５１はブロックリード用のアドレスレジスタである。ア
ドレスレジスタ５１は３２ビツト構成であり、その上位
２８ビツトには、アドレスレジスタ１６の保持データの
ビットＯ〜２８が信号ＢＬＬＥに応じてラッチされる。
ドレスレジスタ５１は３２ビツト構成であり、その上位
２８ビツトには、アドレスレジスタ１６の保持データの
ビットＯ〜２８が信号ＢＬＬＥに応じてラッチされる。
アドレスレジスタ５１の下位３ビツト（ビット２９〜３
１）は、常時“０′である。５２はラッチイネーブル端
子ＬＥおよびカウントイネーブル端子ＣＴＥを有する例
えば２進２ビツトのカウンタである。カウンタ３１の端
子ＬＥには前記信号ＢＬＬＥが供給され、端子ＣＴＥに
はナントゲート３６からのメモリリクエスト信号ＭＲＥ
Ｑが供給される。カウンタ５２の入力の最下位ビットに
はアドレスレジスタ１６の保持データのビット２８が供
給される。５３はカウンタ５２のカウント値（２ピツト
）の最上位ビットまたはアドレスレジスタ５１の保持デ
ータのビット２ｌのいずれか一方を、Ｆ／Ｆ１５のＱ出
力信号１５−１に応じて選択する５ＥＬ（セレクタ）で
ある。５ＥＬ５３の選択出力ビットは、主メモリ１１に
対するブロックリード用のリードアドレスのアドレスビ
ット２７として用いられる。
１）は、常時“０′である。５２はラッチイネーブル端
子ＬＥおよびカウントイネーブル端子ＣＴＥを有する例
えば２進２ビツトのカウンタである。カウンタ３１の端
子ＬＥには前記信号ＢＬＬＥが供給され、端子ＣＴＥに
はナントゲート３６からのメモリリクエスト信号ＭＲＥ
Ｑが供給される。カウンタ５２の入力の最下位ビットに
はアドレスレジスタ１６の保持データのビット２８が供
給される。５３はカウンタ５２のカウント値（２ピツト
）の最上位ビットまたはアドレスレジスタ５１の保持デ
ータのビット２ｌのいずれか一方を、Ｆ／Ｆ１５のＱ出
力信号１５−１に応じて選択する５ＥＬ（セレクタ）で
ある。５ＥＬ５３の選択出力ビットは、主メモリ１１に
対するブロックリード用のリードアドレスのアドレスビ
ット２７として用いられる。
またカウンタ５２のカウント値の最下位ビットは上、記
リードアドレスのアドレスビット２８として用いられる
。また、アドレスレジスタ５１の保持データのビットＯ
〜２６．ビット２９〜３１は、そのままリードアドレス
のビットＯ〜２６．ビット２９〜３１として用いられる
。
リードアドレスのアドレスビット２８として用いられる
。また、アドレスレジスタ５１の保持データのビットＯ
〜２６．ビット２９〜３１は、そのままリードアドレス
のビットＯ〜２６．ビット２９〜３１として用いられる
。
次に、第１図の構成の動作を、キャッシュメモリ１３の
１ブロック容量が１６バイトの場合を例にとり第２図の
タイミングチャートを参照して説明する。
１ブロック容量が１６バイトの場合を例にとり第２図の
タイミングチャートを参照して説明する。
今、演算制御装置内でメモリリード要求が発生され、ア
ドレスレジスタ１６に３２ビツトのメモリアドレスが保
持されたものとする。この場合、まず信号ＤＣＨＫが論
理″“１″となりディレクテリチェックサイクルが開始
される。また、メモリリード要求のこの例では、信号Ｂ
ＬＬＥが論理“Ｏ”となる。
ドレスレジスタ１６に３２ビツトのメモリアドレスが保
持されたものとする。この場合、まず信号ＤＣＨＫが論
理″“１″となりディレクテリチェックサイクルが開始
される。また、メモリリード要求のこの例では、信号Ｂ
ＬＬＥが論理“Ｏ”となる。
ディレクテリチェックサイクルでは、アクセス対象デー
タがキャッシュメモリ１３内に存在するか否かを調べる
（ディレクテリチェックの）ために、アドレスレジスタ
１Ｇの保持データ（メモリアドレス）のビット１８〜２
６と５ＥＬ１７の選択出力ビットとの連結データにより
、ディレクテリメモリ１４が索引される。５ＥＬＩγの
選択出力ビットは、Ｆ／Ｆ１５のＱ出力信号１５−１の
論理状態により決定される。この例のようにキャッシュ
メモリ１３の１ブロック容貴が１６バイトの場合、即ち
Ｆ ／ Ｆ １５がリセット状態にある場合、Ｆ／Ｆ１
５のＱ出力信号１５−１は論理“′Ｏ”である。この場
合、５ＥＬ１７がらは、アドレスレジスタ１６の保持デ
ータのビット２７または論理“ＯＮデータのうち、ビッ
ト２７が選択される。したがって、Ｆ ／ Ｆ １５が
リセット状態にある場合、ディレクテリメモリ１４はア
ドレスレジスタ１６の保持データのビット１８〜２ｌか
らなるカラムアドレスにより索引される。
タがキャッシュメモリ１３内に存在するか否かを調べる
（ディレクテリチェックの）ために、アドレスレジスタ
１Ｇの保持データ（メモリアドレス）のビット１８〜２
６と５ＥＬ１７の選択出力ビットとの連結データにより
、ディレクテリメモリ１４が索引される。５ＥＬＩγの
選択出力ビットは、Ｆ／Ｆ１５のＱ出力信号１５−１の
論理状態により決定される。この例のようにキャッシュ
メモリ１３の１ブロック容貴が１６バイトの場合、即ち
Ｆ ／ Ｆ １５がリセット状態にある場合、Ｆ／Ｆ１
５のＱ出力信号１５−１は論理“′Ｏ”である。この場
合、５ＥＬ１７がらは、アドレスレジスタ１６の保持デ
ータのビット２７または論理“ＯＮデータのうち、ビッ
ト２７が選択される。したがって、Ｆ ／ Ｆ １５が
リセット状態にある場合、ディレクテリメモリ１４はア
ドレスレジスタ１６の保持データのビット１８〜２ｌか
らなるカラムアドレスにより索引される。
ディレクテリメモリ１４が索引されることにより、ディ
レクテリメモリ１４のバンク０．１から取出されるデー
タは、比較器１８−０．１８−１の一方の入力に供給さ
れる。比較器１８−０．１８−１の他方の入力にはアド
レスレジスタ１Ｇの保持データのビットＯ〜１７（ブロ
ックアドレス）が供給される。比較器１８−０゜１８−
１は、ディレクテリメモリ１４のバンク０，１から取出
されるデータと、アドレスレジスタ１６の保持データの
ビット０〜１７（ブロックアドレス）とを比較し、一致
であれば論理ＩＩ １１１の信号を、不一致であれば論
理“０″の信号を出力する。比較器１８−０．１８−１
の出力信号がいずれも論理“Ｏ″の場合、即ちミスヒツ
トの場合、ディレクテリメモリ１４のバンク０．１のう
ち、ＬＲＵデータの示すバンクの対応領域（即ち上記カ
ラムアドレスの示すエントリ）にアドレスレジスタ１６
の保持データのビット０〜１７（ブロックアドレス）が
登録される（ブイレフテリ登録）。
レクテリメモリ１４のバンク０．１から取出されるデー
タは、比較器１８−０．１８−１の一方の入力に供給さ
れる。比較器１８−０．１８−１の他方の入力にはアド
レスレジスタ１Ｇの保持データのビットＯ〜１７（ブロ
ックアドレス）が供給される。比較器１８−０゜１８−
１は、ディレクテリメモリ１４のバンク０，１から取出
されるデータと、アドレスレジスタ１６の保持データの
ビット０〜１７（ブロックアドレス）とを比較し、一致
であれば論理ＩＩ １１１の信号を、不一致であれば論
理“０″の信号を出力する。比較器１８−０．１８−１
の出力信号がいずれも論理“Ｏ″の場合、即ちミスヒツ
トの場合、ディレクテリメモリ１４のバンク０．１のう
ち、ＬＲＵデータの示すバンクの対応領域（即ち上記カ
ラムアドレスの示すエントリ）にアドレスレジスタ１６
の保持データのビット０〜１７（ブロックアドレス）が
登録される（ブイレフテリ登録）。
さて、ディレクテリチェックサイクルにおいて出力され
る論理“０”の信号ＢＬＬＥは、カウンタ３１．５２の
端子ＬＥおよびアドレスレジスタ５１に供給される。こ
れにより、カウンタ３１には、論理１１０１１のごット
データ（ＭＳＢ） 、Ｆ／Ｆ１５の論理゛１°′のζ出
力信号１５−Ｏｌおよび論理゛Ｏ゛′のビットデータ（
ＬＳＢ）からなる３ビツトのデータ゛０１０”が初期設
定される。また、カウンタ５２の最下位ビットには、ア
ドレスレジスタ１６の保持データのビット２８が初期設
定される。更に、アドレスレジスタ５１の上位２９ビツ
トには、アドレスレジスタ１６の保持データのビット０
〜２８がラッチされる。アドレスレジスタ５１の下位３
ビツトは、常時″ｏ′Ｉとなっている。即ち、アドレス
レジスタ５１には、アドレスレジスタ１６の保持データ
（メモリアドレス）の下位３ピツトが“Ｏ１１にされた
リードアドレスが保持される。
る論理“０”の信号ＢＬＬＥは、カウンタ３１．５２の
端子ＬＥおよびアドレスレジスタ５１に供給される。こ
れにより、カウンタ３１には、論理１１０１１のごット
データ（ＭＳＢ） 、Ｆ／Ｆ１５の論理゛１°′のζ出
力信号１５−Ｏｌおよび論理゛Ｏ゛′のビットデータ（
ＬＳＢ）からなる３ビツトのデータ゛０１０”が初期設
定される。また、カウンタ５２の最下位ビットには、ア
ドレスレジスタ１６の保持データのビット２８が初期設
定される。更に、アドレスレジスタ５１の上位２９ビツ
トには、アドレスレジスタ１６の保持データのビット０
〜２８がラッチされる。アドレスレジスタ５１の下位３
ビツトは、常時″ｏ′Ｉとなっている。即ち、アドレス
レジスタ５１には、アドレスレジスタ１６の保持データ
（メモリアドレス）の下位３ピツトが“Ｏ１１にされた
リードアドレスが保持される。
ディレクテリチェックサイクルで比較器１８−０゜１８
−１の出力信号が共に論理゛ＯＩＩとなり、ミスヒツト
となった場合、論理″１′′の信号ＭＨＩＴが出力され
る。この信号ＭＨＩＴは、信号ＤＣＨＫと共にナントゲ
ート３２に供給される。この場合、ナントゲート３２の
出力信号は論理″゛０″となり、したがってナントゲー
ト３３およびインバータ３７の出力信号は論理“１パと
なる。ナントゲート３３の出力信号はアンドゲート３５
の一方の入力に供給される。アンドゲート３５の他方の
入力には、インバータ３４の出力信号、即ちカウンタ３
１のカウント値の最上位ビットのレベル反転信号が供給
される。
−１の出力信号が共に論理゛ＯＩＩとなり、ミスヒツト
となった場合、論理″１′′の信号ＭＨＩＴが出力され
る。この信号ＭＨＩＴは、信号ＤＣＨＫと共にナントゲ
ート３２に供給される。この場合、ナントゲート３２の
出力信号は論理″゛０″となり、したがってナントゲー
ト３３およびインバータ３７の出力信号は論理“１パと
なる。ナントゲート３３の出力信号はアンドゲート３５
の一方の入力に供給される。アンドゲート３５の他方の
入力には、インバータ３４の出力信号、即ちカウンタ３
１のカウント値の最上位ビットのレベル反転信号が供給
される。
この時点におけるカウンタ３１のカウント値の最上位ビ
ットは、上記したように論理“０”である。
ットは、上記したように論理“０”である。
したがって、インバータ３４の出力信号は論理“１”と
なり、アンドゲート３５からは、論理“１″の信号が出
力される。アンドゲート３５の出力信号は信号ＭＭＢＹ
と共にナントゲート３６に供給される。
なり、アンドゲート３５からは、論理“１″の信号が出
力される。アンドゲート３５の出力信号は信号ＭＭＢＹ
と共にナントゲート３６に供給される。
ナントゲート３６は、この例のようにアンドゲート３５
の出力信号が論理“１′′の場合、信号ＭＭＢＹが論理
゛１′′であれば即ち主メモリ１１がビジー状態になけ
れば、論理“０”の有効なメモリリクエスト信号ＭＲＥ
Ｑを出力する。即ち、この例では、ブイレフテリミスヒ
ツトに応じて、ブロックリードのための論理１１０１１
のメモリリクエスト信号ＭＲＥＱがナントゲート３６か
ら出力される。
の出力信号が論理“１′′の場合、信号ＭＭＢＹが論理
゛１′′であれば即ち主メモリ１１がビジー状態になけ
れば、論理“０”の有効なメモリリクエスト信号ＭＲＥ
Ｑを出力する。即ち、この例では、ブイレフテリミスヒ
ツトに応じて、ブロックリードのための論理１１０１１
のメモリリクエスト信号ＭＲＥＱがナントゲート３６か
ら出力される。
インバータ３７の出力信号は、Ｆ／Ｆ４０，４１のＤ入
力、およびアンドゲート３８の一方の入力に供給される
。アンドゲート３８の他方の入力にはＦ／Ｆ１５のζ出
力信号１５−１が供給される。アンドゲート３８の出力
信号は、Ｆ／Ｆ４２，４３のＤ入力に供給される。キャ
ッシュメモリ１３の１ブロック容最が１６バイトのこの
例では、ζ出力信号１５−１は論理“０”であり、した
がってアンドゲート３８の出力信号は論理゛０”である
。インバータ３７の出力信号が論理１１１１ｔ、アンド
ゲート３８の出力信号が論理４１０ ＩＴの場合、Ｆ
、−’ Ｆ ４０〜４３のうちＦ ／ Ｆ ４０゜４１
だけが、ディレクテリチェックサイクルの終了時に（具
体的には、信号ＢＬＬＥが論理“０″から論理°“１′
°に遷移するタイミングで）セットされる。Ｆ ／ Ｆ
４０〜４３のζ出力信号は、ナントゲート４４に供給
される。ナントゲート４４は、Ｆ ／ Ｆ ４０〜４３
の各ζ出力信号のいずれかが論理１１０ ＩＩであれば
、即ちＦ ／ Ｆ ４０〜４３の１つでもセット状態に
あれば、ブロックリード動作中を示す論理１１０ Ｔ１
の信号ＢＲＢＹを出力する。
力、およびアンドゲート３８の一方の入力に供給される
。アンドゲート３８の他方の入力にはＦ／Ｆ１５のζ出
力信号１５−１が供給される。アンドゲート３８の出力
信号は、Ｆ／Ｆ４２，４３のＤ入力に供給される。キャ
ッシュメモリ１３の１ブロック容最が１６バイトのこの
例では、ζ出力信号１５−１は論理“０”であり、した
がってアンドゲート３８の出力信号は論理゛０”である
。インバータ３７の出力信号が論理１１１１ｔ、アンド
ゲート３８の出力信号が論理４１０ ＩＴの場合、Ｆ
、−’ Ｆ ４０〜４３のうちＦ ／ Ｆ ４０゜４１
だけが、ディレクテリチェックサイクルの終了時に（具
体的には、信号ＢＬＬＥが論理“０″から論理°“１′
°に遷移するタイミングで）セットされる。Ｆ ／ Ｆ
４０〜４３のζ出力信号は、ナントゲート４４に供給
される。ナントゲート４４は、Ｆ ／ Ｆ ４０〜４３
の各ζ出力信号のいずれかが論理１１０ ＩＩであれば
、即ちＦ ／ Ｆ ４０〜４３の１つでもセット状態に
あれば、ブロックリード動作中を示す論理１１０ Ｔ１
の信号ＢＲＢＹを出力する。
さて、ブロックリードのための論理１１０ ＩＩのメモ
リリクエスト信号ＭＲＥＱがナントゲート３６から出力
された時点では、カウンタ５２のカウント値の最下位ビ
ットの論理値は、アドレスレジスタ１６の保持データの
ビット２８に一致している。カウンタ５２のカウント値
の最下位ビットはミスヒツトに伴うブロックリードのた
めのリードアドレスのビット２８として主メモリ１１に
供給される。上記リードナトレスのビット２９〜３１に
はアドレスレジスタ５１の保持データの下位３ビツト“
ｏ ｏ ｏ ”が用いられ、ビット０〜２６にはアドレ
スレジスタ５１の保持データの上位２７ビツトが用いら
れる。また、リードアドレスのビット２７には５ＥＬ５
３の選択出力ビットが用いられる。５ＥＬ５３の選択出
力ビットは、Ｆ ／ Ｆ １５のＱ出力信号１５−１が
論理１１０ ＩＩの場合、アドレスレジスタ５１の保持
データのビット２７である。したがって、ブロックリー
ドのための論理１１０１１のメモリリクエスト信号ＭＲ
ＥＱがナントゲート３６から出力された時点におけるリ
ードアドレスは、アドレスレジスタ５１の保持データ、
即ちアドレスレジスタ１６に保持されたメモリアドレス
の下位３ビツトが“０″にされたアドレスＡとなる。
リリクエスト信号ＭＲＥＱがナントゲート３６から出力
された時点では、カウンタ５２のカウント値の最下位ビ
ットの論理値は、アドレスレジスタ１６の保持データの
ビット２８に一致している。カウンタ５２のカウント値
の最下位ビットはミスヒツトに伴うブロックリードのた
めのリードアドレスのビット２８として主メモリ１１に
供給される。上記リードナトレスのビット２９〜３１に
はアドレスレジスタ５１の保持データの下位３ビツト“
ｏ ｏ ｏ ”が用いられ、ビット０〜２６にはアドレ
スレジスタ５１の保持データの上位２７ビツトが用いら
れる。また、リードアドレスのビット２７には５ＥＬ５
３の選択出力ビットが用いられる。５ＥＬ５３の選択出
力ビットは、Ｆ ／ Ｆ １５のＱ出力信号１５−１が
論理１１０ ＩＩの場合、アドレスレジスタ５１の保持
データのビット２７である。したがって、ブロックリー
ドのための論理１１０１１のメモリリクエスト信号ＭＲ
ＥＱがナントゲート３６から出力された時点におけるリ
ードアドレスは、アドレスレジスタ５１の保持データ、
即ちアドレスレジスタ１６に保持されたメモリアドレス
の下位３ビツトが“０″にされたアドレスＡとなる。
ナントゲート３６から出力された論理゛′０”の信号Ｍ
ＲＥＱは、カウンタ５２の端子ＣＴＥに供給される。こ
れにより、カウンタ５２はカウントイネーブル状態とな
り、クロック端子（ｌｉｉ！ｌ示せず）に供給される基
本クロック信号のタイミングでカウントアツプする。モ
してカウンタ５２のカウント値の最下位ビットは、前の
状態が論理“０“であれば論理“１″に、論理“１″で
あれば論理“Ｏ″に変化する。したがって、アドレスレ
ジスタ１６の保持データのビット２８が論理“０”であ
るものとすると、ブロックリードのためのリードアドレ
スは、ディレクテリチェックサイクルの次のサイクルで
、ＡからＡ＋８に変化する。
ＲＥＱは、カウンタ５２の端子ＣＴＥに供給される。こ
れにより、カウンタ５２はカウントイネーブル状態とな
り、クロック端子（ｌｉｉ！ｌ示せず）に供給される基
本クロック信号のタイミングでカウントアツプする。モ
してカウンタ５２のカウント値の最下位ビットは、前の
状態が論理“０“であれば論理“１″に、論理“１″で
あれば論理“Ｏ″に変化する。したがって、アドレスレ
ジスタ１６の保持データのビット２８が論理“０”であ
るものとすると、ブロックリードのためのリードアドレ
スは、ディレクテリチェックサイクルの次のサイクルで
、ＡからＡ＋８に変化する。
ナントゲート３６から出力された論理“Ｏ”の信号ＭＲ
ＥＱは、カウンタ３１の端子ＣＴＥにも供給される。こ
れにより、カウンタ３１はカウントイネーブル状態とな
り、基本クロック信号のタイミングでカウントアツプす
る。この結果、カウンタ５２のカウント（直は、ディレ
クテリチェックサイクルの次のサイクルにおいて、０１
０ ”から“０１１″となる。このとき、ナントゲート
３３の出力信号は、信号ＢＲＢＹが前記したように論理
“ＯＩＩであることから論理″１”であり、したがって
、ナントゲート３６から出力される信号ＭＲＥＱは、デ
ィレクテリチェックサイクルの次のサイクルも、論理゛
０”の状態を保つ。これは、ディレクテリチェックサイ
クルの次のサイクルも、ブロックリードのためのメモリ
リクエストが出力されることを示す。
ＥＱは、カウンタ３１の端子ＣＴＥにも供給される。こ
れにより、カウンタ３１はカウントイネーブル状態とな
り、基本クロック信号のタイミングでカウントアツプす
る。この結果、カウンタ５２のカウント（直は、ディレ
クテリチェックサイクルの次のサイクルにおいて、０１
０ ”から“０１１″となる。このとき、ナントゲート
３３の出力信号は、信号ＢＲＢＹが前記したように論理
“ＯＩＩであることから論理″１”であり、したがって
、ナントゲート３６から出力される信号ＭＲＥＱは、デ
ィレクテリチェックサイクルの次のサイクルも、論理゛
０”の状態を保つ。これは、ディレクテリチェックサイ
クルの次のサイクルも、ブロックリードのためのメモリ
リクエストが出力されることを示す。
ディレクテリチェックサイクルの次のサイクルが終了す
ると、カウンタ３１が再びカウントアツプし、そのカウ
ント値が°“０１１ ”から“１００ ”となる。この
結果インバータ３４の出力信号が論理゛Ｏ″となり、メ
モリリクエスト信号ＭＲＥＱの出力が禁止される。即ち
本実施例では、キャッシュメモリ１３の１ブロック容量
が１６バイトに指定されている通常状態でブイレフテリ
ミスヒツトが発生した場合、メモリリクエスト信号ＭＲ
ＥＱが計２サイクルの聞出力される。これは、メモリリ
クエストが２回発せられることを示す。メモリリクエス
ト状態にある間、メモリアドレスのビット２９〜３１の
３ビツトが“０”にされ、且つビット２８が“０”であ
るリードアドレスＡＯと、ビット２８が“１”であるリ
ードアドレスＡ１とにより、主メモリ１１に対するメモ
リリードが２回行なわれる。
ると、カウンタ３１が再びカウントアツプし、そのカウ
ント値が°“０１１ ”から“１００ ”となる。この
結果インバータ３４の出力信号が論理゛Ｏ″となり、メ
モリリクエスト信号ＭＲＥＱの出力が禁止される。即ち
本実施例では、キャッシュメモリ１３の１ブロック容量
が１６バイトに指定されている通常状態でブイレフテリ
ミスヒツトが発生した場合、メモリリクエスト信号ＭＲ
ＥＱが計２サイクルの聞出力される。これは、メモリリ
クエストが２回発せられることを示す。メモリリクエス
ト状態にある間、メモリアドレスのビット２９〜３１の
３ビツトが“０”にされ、且つビット２８が“０”であ
るリードアドレスＡＯと、ビット２８が“１”であるリ
ードアドレスＡ１とにより、主メモリ１１に対するメモ
リリードが２回行なわれる。
そして、対応するり−ドデータＲＤ Ｏ，ＲＤ １が
主メモリ１１から転送される。
主メモリ１１から転送される。
主メモリ１１から転送されるリードデータ（８バイト）
はキャッシュメモリ１３に供給され、その都度アドレス
レジスタ２０の上位１１ビツトの示すキャッシュメモリ
１３の領域に書込まれる。アドレスレジスタ２０の上位
１１ピツトは、アドレスレジスタ１６の保持データのビ
ット１８〜２６（９ビツト）とＳ Ｅ Ｌ １９の選択
出力データ（２ピツト）とからなる。キャッシュメモリ
１３の１ブロックが容量が１６バイトに指定されている
場合、５ＥＬ１９の選択出力データは、アドレスレジス
タ１６の保持データのビット２７とレスポンスピッｌ−
ＲＳ Ｐ Ｏ，’１ との連結データである。このＲ８
ＰＯ／１は、リードデータと共に主メモリ１１から返さ
れるもので、リードアドレスのビット２８に相当する。
はキャッシュメモリ１３に供給され、その都度アドレス
レジスタ２０の上位１１ビツトの示すキャッシュメモリ
１３の領域に書込まれる。アドレスレジスタ２０の上位
１１ピツトは、アドレスレジスタ１６の保持データのビ
ット１８〜２６（９ビツト）とＳ Ｅ Ｌ １９の選択
出力データ（２ピツト）とからなる。キャッシュメモリ
１３の１ブロックが容量が１６バイトに指定されている
場合、５ＥＬ１９の選択出力データは、アドレスレジス
タ１６の保持データのビット２７とレスポンスピッｌ−
ＲＳ Ｐ Ｏ，’１ との連結データである。このＲ８
ＰＯ／１は、リードデータと共に主メモリ１１から返さ
れるもので、リードアドレスのビット２８に相当する。
即ち、キャッシュメモリ１３の１ブロックが容量が１６
バイトに指定されている場合、リードデータと共に返さ
れるレスポンスビットＲ８ＰＯ／１の０°′。
バイトに指定されている場合、リードデータと共に返さ
れるレスポンスビットＲ８ＰＯ／１の０°′。
１１１ ＩＴによりキャッシュメモリ１３の書込み先が
区別される。これは、主メモリ１１がメモリインタリー
ブ方式を適用している場合、主メモリ１１から転送され
るリードデータが、必ずしも対応するリードアドレスの
生成順に一致しないことによる。このため本実施例では
、主メモリ１１からのリードデータをキャッシュメモリ
１３に正しく書込むために、リードアドレスのビット２
８．２７に相当する。レスポンスビットＲ８Ｐ Ｏ／１
、 Ｒ８Ｐ ２／３がメモリデータと共に返されるよ
うになっている。
区別される。これは、主メモリ１１がメモリインタリー
ブ方式を適用している場合、主メモリ１１から転送され
るリードデータが、必ずしも対応するリードアドレスの
生成順に一致しないことによる。このため本実施例では
、主メモリ１１からのリードデータをキャッシュメモリ
１３に正しく書込むために、リードアドレスのビット２
８．２７に相当する。レスポンスビットＲ８Ｐ Ｏ／１
、 Ｒ８Ｐ ２／３がメモリデータと共に返されるよ
うになっている。
キャッシュメモリ１３の１ブロックが容量が１６バイト
に指定されている場合、リードデータと共に返されるレ
スポンスビットＲ８ＰＯ／１がＯ”であれば、Ｆ 、′
Ｆ ４０がリセットされ、“１′°であればＦ ／ Ｆ
４１がリセットされる。したがって、レスポンスビッ
トＲ３ＰＯ／１が２回返された時点で、ナントゲート４
４の出力である信号ＢＲＡＹは論理パ１”となる。なお
、第２図のタイミングチャートでは、リードデータＲＤ
Ｏ，ＲＤ１と共に返されるレスポンスビットＲ８ＰＯ／
１をＲ８ＰＯＳＲ８ＰＩで示しである。
に指定されている場合、リードデータと共に返されるレ
スポンスビットＲ８ＰＯ／１がＯ”であれば、Ｆ 、′
Ｆ ４０がリセットされ、“１′°であればＦ ／ Ｆ
４１がリセットされる。したがって、レスポンスビッ
トＲ３ＰＯ／１が２回返された時点で、ナントゲート４
４の出力である信号ＢＲＡＹは論理パ１”となる。なお
、第２図のタイミングチャートでは、リードデータＲＤ
Ｏ，ＲＤ１と共に返されるレスポンスビットＲ８ＰＯ／
１をＲ８ＰＯＳＲ８ＰＩで示しである。
さて、キャッシュメモリ１３における書込み先バンクは
、レジスタ２２の保持データにより指定される。レジス
タ２２の保持データは、５ＥＬ２ｌの選択出力データで
ある。５ＥＬ２ｌの選択出力データは、ミスヒツトに伴
うキャッシュメモリ１３アクセスの場合には、ＬＲＵデ
ータとなる。
、レジスタ２２の保持データにより指定される。レジス
タ２２の保持データは、５ＥＬ２ｌの選択出力データで
ある。５ＥＬ２ｌの選択出力データは、ミスヒツトに伴
うキャッシュメモリ１３アクセスの場合には、ＬＲＵデ
ータとなる。
次に、Ｆ ／ Ｆ １５が特定命令によりセットされ、
キャッシュメモリ１３の１ブロック容量を３２バイトと
することが指定されている場合の動作を、メモリリード
要求に対しブイレフテリミスヒツトした場合を例にとり
、第３図のタイミングチャートを参照して説明する。
キャッシュメモリ１３の１ブロック容量を３２バイトと
することが指定されている場合の動作を、メモリリード
要求に対しブイレフテリミスヒツトした場合を例にとり
、第３図のタイミングチャートを参照して説明する。
この場合、ディレクテリチェックサイクルで論理１１１
ＩＴの信号Ｍｌ−１１Ｔが出力され、論理“０″のメ
モリリクエスト信号ＭＲＥＱがナントゲート３６から出
力される。また、ディレクテリチェックサイクルにおい
て論理゛″０”の信号ＢＬＬＥが出力され、これにより
カウンタ３１に、論理“０″のビットデータ（ＭＳＢ）
、Ｆ／Ｆ１５の論理“０パのＱ出力信号１５−０、お
よび論理Ｍ Ｏ１１のビットデータ（ＬＳＢ＞からなる
３ビツトのデータ“０００′′が初期設定される。そし
て、カウンタ３１はナントゲート３６から論理Ｏパのメ
モリリクエスト信号ＭＲＥＱが出力されている期間中、
基本りロック信号のタイミングで各サイクル毎にカウン
トアツプし、そのカウント値は初期値゛″ｏ ｏ ｏ
”から、” ＯＯ１”、°“０１０”、”０１１”と順
に変化し、４サイクル後に１００′となる。そして、カ
ウンタ３１のカウント値が°１００”となることにより
、メモリリクエスト信号ＭＲＥＱの出力が禁止される。
ＩＴの信号Ｍｌ−１１Ｔが出力され、論理“０″のメ
モリリクエスト信号ＭＲＥＱがナントゲート３６から出
力される。また、ディレクテリチェックサイクルにおい
て論理゛″０”の信号ＢＬＬＥが出力され、これにより
カウンタ３１に、論理“０″のビットデータ（ＭＳＢ）
、Ｆ／Ｆ１５の論理“０パのＱ出力信号１５−０、お
よび論理Ｍ Ｏ１１のビットデータ（ＬＳＢ＞からなる
３ビツトのデータ“０００′′が初期設定される。そし
て、カウンタ３１はナントゲート３６から論理Ｏパのメ
モリリクエスト信号ＭＲＥＱが出力されている期間中、
基本りロック信号のタイミングで各サイクル毎にカウン
トアツプし、そのカウント値は初期値゛″ｏ ｏ ｏ
”から、” ＯＯ１”、°“０１０”、”０１１”と順
に変化し、４サイクル後に１００′となる。そして、カ
ウンタ３１のカウント値が°１００”となることにより
、メモリリクエスト信号ＭＲＥＱの出力が禁止される。
即ち、キャッシュメモリ１３の１ブロックが容量が３２
バイトに指定されている状態でブイレフテリミスヒツト
が発生した場合、主メモリ１１に対するメモリリードが
４回行なわれる。
バイトに指定されている状態でブイレフテリミスヒツト
が発生した場合、主メモリ１１に対するメモリリードが
４回行なわれる。
ブイレフテリミスヒツトに伴うメモリリードにおいて用
いられるリードアドレスは、前記したように、アドレス
レジスタ５１の保持データの上位２７ビツト（ビット０
〜２Ｇ） 、Ｓ Ｅ Ｌ５３の選択出力ビット（ビット
２７）、カウンタ５２のカウント値の最下位ビット（ビ
ット２８）、およびアドレスレジスタ５１の保持データ
の下位３ピツド’ ｏ ｏ ｏ ”（ビット２９〜３１
）からなる。キャッシュメモリ１３の１ブロックが容量
が３２バイトに指定されている場合、即ちＦ ／ Ｆ
１５のＱ出力信号１５−１が論理“１”の場合、５ＥＬ
５３の選択出力ビットは、カウンタ５２のカウント値（
２ビツト）の最上位ビットとなる。したがって、キャッ
シュメモリ１３の１ブロック容量が３２バイトに指定さ
れている場合に生成されるリードアドレスは、メモリア
ドレスのビット０〜２６と、カウンタ５２のカウントＩ
Ｉ（２ビツト）と、３ビツトの論理“Ｏ１１データから
なる。カウンタ５２はナントゲート３６から論理“Ｏ゛
′のメモリリクエスト信号ＭＲＥＱが出力されている期
間中、基本クロック信号のタイミングで各サイクル毎に
カウントアツプする。カウンタ５２のカウント値は、そ
の初期値が例えば’ ｏ ｏ ”であれば“０１”、１
０″、そして１１”と変化し、その初期値が“０１″で
れば“”１０”、“１１”、そして“ＯＯ″と変化する
。即ち、カウンタ５２はその初期値に無関係に、４種の
全組合わせデータを出力する。例えばカウンタ５２の初
期値が１１ Ｑ Ｑ ＩＴ、この時のリードアドレスが
Ａであるものとすると、同リードアドレスは八からＡ＋
８、Ａ＋１６、そしてＡ＋２４に変化する。
いられるリードアドレスは、前記したように、アドレス
レジスタ５１の保持データの上位２７ビツト（ビット０
〜２Ｇ） 、Ｓ Ｅ Ｌ５３の選択出力ビット（ビット
２７）、カウンタ５２のカウント値の最下位ビット（ビ
ット２８）、およびアドレスレジスタ５１の保持データ
の下位３ピツド’ ｏ ｏ ｏ ”（ビット２９〜３１
）からなる。キャッシュメモリ１３の１ブロックが容量
が３２バイトに指定されている場合、即ちＦ ／ Ｆ
１５のＱ出力信号１５−１が論理“１”の場合、５ＥＬ
５３の選択出力ビットは、カウンタ５２のカウント値（
２ビツト）の最上位ビットとなる。したがって、キャッ
シュメモリ１３の１ブロック容量が３２バイトに指定さ
れている場合に生成されるリードアドレスは、メモリア
ドレスのビット０〜２６と、カウンタ５２のカウントＩ
Ｉ（２ビツト）と、３ビツトの論理“Ｏ１１データから
なる。カウンタ５２はナントゲート３６から論理“Ｏ゛
′のメモリリクエスト信号ＭＲＥＱが出力されている期
間中、基本クロック信号のタイミングで各サイクル毎に
カウントアツプする。カウンタ５２のカウント値は、そ
の初期値が例えば’ ｏ ｏ ”であれば“０１”、１
０″、そして１１”と変化し、その初期値が“０１″で
れば“”１０”、“１１”、そして“ＯＯ″と変化する
。即ち、カウンタ５２はその初期値に無関係に、４種の
全組合わせデータを出力する。例えばカウンタ５２の初
期値が１１ Ｑ Ｑ ＩＴ、この時のリードアドレスが
Ａであるものとすると、同リードアドレスは八からＡ＋
８、Ａ＋１６、そしてＡ＋２４に変化する。
このように、キャッシュメモリ１３の１ブロックが容量
が３２バイトに指定されている状態でブイレフテリミス
ヒツトが発生した場合、メモリアドレスのビット２９〜
３１の３ピツトが“ＯＩＴにされ、且つビット２７．２
８が“００゛であるリードアドレスＡＯと、ビット２７
．２８が“０１”であるリードアドレスＡ １と、ビッ
ト２７．２８が１０”であるリードアドレスＡ２と、ビ
ット２７．２８が“°１１ｎであるリードアドレスＡ３
とにより、主メモリ１１に対するメモリリードが４回行
なわれる。そして、対応するリードデータＲＤ Ｏ，Ｒ
Ｄ １． ＲＤ ２゜ＲＤ３が主メモリ１１から転送
される。
が３２バイトに指定されている状態でブイレフテリミス
ヒツトが発生した場合、メモリアドレスのビット２９〜
３１の３ピツトが“ＯＩＴにされ、且つビット２７．２
８が“００゛であるリードアドレスＡＯと、ビット２７
．２８が“０１”であるリードアドレスＡ １と、ビッ
ト２７．２８が１０”であるリードアドレスＡ２と、ビ
ット２７．２８が“°１１ｎであるリードアドレスＡ３
とにより、主メモリ１１に対するメモリリードが４回行
なわれる。そして、対応するリードデータＲＤ Ｏ，Ｒ
Ｄ １． ＲＤ ２゜ＲＤ３が主メモリ１１から転送
される。
主メモリ１１から転送されるリードデータ（８バイト）
はキャッシュメモリ１３に供給され、その都度アドレス
レジスタ２０の上位１１ビツトの示すキャッシュメモリ
１３の領域に書込まれる。アドレスレジスタ２０の上位
１１ビツトは、アドレスレジスタ１６の保持データのビ
ット１８〜２６（９ビツト）とＳ Ｅ １１９の選択出
力データ（２ビツト）とからなる。キャッシュメモリ１
３の１ブロックが容量が３２バイトに指定されている場
合、５ＥＬ１９の選択出力データは、レスポンスビット
Ｒ３Ｐ２／３とＲ８ＰＯ／１との連結データである。レ
スポンスヒｙ トＲ８Ｐ ２／３ 、 Ｒ８Ｐ Ｏ／１
＄、ｔ、前記したようにリードデータと共に主メモリ
１１がら返されるもので、リードアドレスのビット２７
．２８に相当する。即ち、キャッシュメモリ１３の１ブ
ロックが容量が３２バイトに指定されている場合のキャ
ッシュライト動作では、リードデータと共に返されるレ
スポンスビットＲ８Ｐ ２／３ 、Ｒ８Ｐ Ｏ／１の内
容 （”００”、０１ ” 、 “’１０”、“１１
°′）によりキャッシュメモリ１３の書込み先が区別さ
れる。
はキャッシュメモリ１３に供給され、その都度アドレス
レジスタ２０の上位１１ビツトの示すキャッシュメモリ
１３の領域に書込まれる。アドレスレジスタ２０の上位
１１ビツトは、アドレスレジスタ１６の保持データのビ
ット１８〜２６（９ビツト）とＳ Ｅ １１９の選択出
力データ（２ビツト）とからなる。キャッシュメモリ１
３の１ブロックが容量が３２バイトに指定されている場
合、５ＥＬ１９の選択出力データは、レスポンスビット
Ｒ３Ｐ２／３とＲ８ＰＯ／１との連結データである。レ
スポンスヒｙ トＲ８Ｐ ２／３ 、 Ｒ８Ｐ Ｏ／１
＄、ｔ、前記したようにリードデータと共に主メモリ
１１がら返されるもので、リードアドレスのビット２７
．２８に相当する。即ち、キャッシュメモリ１３の１ブ
ロックが容量が３２バイトに指定されている場合のキャ
ッシュライト動作では、リードデータと共に返されるレ
スポンスビットＲ８Ｐ ２／３ 、Ｒ８Ｐ Ｏ／１の内
容 （”００”、０１ ” 、 “’１０”、“１１
°′）によりキャッシュメモリ１３の書込み先が区別さ
れる。
キャッシュメモリ１３の１７０ツクが容量が３２バイト
に指定されている場合、リードデータと共に返されるレ
スポンスビットＲ８Ｐ ２／３ 、 Ｒ８ＰＯ／１が°
ＯＯ”であれば、Ｆ ／ Ｆ ４０がリセットされ、”
０１ ’であればＦ ／ Ｆ ４１がリセットされ、
“１０”であれば、Ｆ ／ Ｆ ４２がリセットされ、
モして“１１″であればＦ ／ Ｆ ４３がリセットさ
れる。したがって、レスポンスビットＲ８Ｐ２／３゜Ｒ
３ＰＯ／１が４回返された時点で、ナントゲート４４の
出力である信号ＢＲＢＹは論理゛１°゛となる。なお、
第３図のタイミングチャートでは、リードデータＲＤ
Ｏ，ＲＤ １． ＲＤ ２． ＲＤ ３と共に返され
るレスポンスごットＲ３Ｐ ２／３ 、 Ｒ８ＰＯ／１
を、Ｒ３Ｐ Ｏ，Ｒ８Ｐ １． Ｒ８Ｐ ２． Ｒ８Ｐ
３で示しである。
に指定されている場合、リードデータと共に返されるレ
スポンスビットＲ８Ｐ ２／３ 、 Ｒ８ＰＯ／１が°
ＯＯ”であれば、Ｆ ／ Ｆ ４０がリセットされ、”
０１ ’であればＦ ／ Ｆ ４１がリセットされ、
“１０”であれば、Ｆ ／ Ｆ ４２がリセットされ、
モして“１１″であればＦ ／ Ｆ ４３がリセットさ
れる。したがって、レスポンスビットＲ８Ｐ２／３゜Ｒ
３ＰＯ／１が４回返された時点で、ナントゲート４４の
出力である信号ＢＲＢＹは論理゛１°゛となる。なお、
第３図のタイミングチャートでは、リードデータＲＤ
Ｏ，ＲＤ １． ＲＤ ２． ＲＤ ３と共に返され
るレスポンスごットＲ３Ｐ ２／３ 、 Ｒ８ＰＯ／１
を、Ｒ３Ｐ Ｏ，Ｒ８Ｐ １． Ｒ８Ｐ ２． Ｒ８Ｐ
３で示しである。
ところで、第１図には示されていないが、本実施例では
ブイレフテリのイニシャルライト用のハードウェアを有
しており、１ブロック容量の切換を指定する命令に応じ
ブイレフテリのイニシャルライトが行なわれるようにな
っている。
ブイレフテリのイニシャルライト用のハードウェアを有
しており、１ブロック容量の切換を指定する命令に応じ
ブイレフテリのイニシャルライトが行なわれるようにな
っている。
なお、前記実施例では、キャッシュメモリのマツピング
方式としてセットアソシアティブ方式を採用するシステ
ムに実施した場合について説明したが、ダイレクトマツ
ピング等、他のマツピング方式を採用するシステムにも
同様に適用できる。
方式としてセットアソシアティブ方式を採用するシステ
ムに実施した場合について説明したが、ダイレクトマツ
ピング等、他のマツピング方式を採用するシステムにも
同様に適用できる。
また、前記実施例では、メモリデータバスの幅が８バイ
ト（２３バイト）であり、１ブロック容量が１６バイト
（２４バイト）であるシステムにおいて、１ブロック容
量を２倍（２ｌ倍）にする場合について説明したが、こ
れに限るものではない。即ち本発明は、一般にメモリデ
ータバスの幅が２ バイト（ｍは０以上の整数）、１ブ
ロック容指が２ｌ バイト（βはβ２ｍを満足する整数
）であるシステムにおいて、１ブロック容量を２Ｘ倍づ
る場合に適用できる。但し、この場合には、メモリアド
レス中のカラムアドレスの下位Ｘビットを“０”にして
ディレクテリチェックを行なう必要がある。また、メモ
リリード要求時にミスヒツトした場合、メモリリクエス
ト信号ＭＲＥＱを２（（２−”）＋゛）回発生し、最初
のリクエスト時にはメモリアドレスの下位ｍビットをＯ
にしたリードアドレスを生成し、以後のリクエスト時に
は前回生成されたリードアドレスの下位ｍビットに続く
（Ｍ−ｍ）＋Ｘビットに１を加算して新たなリードアド
レスを生成する必要がある。そして、キャッシュライト
時には、キャッシュアドレスとして、カラムアドレスの
下位Ｘビットを除く残りビットと、主メモリからのリー
ドデータと共に返されるレスポンスビットである、リー
ドアドレスの下位ｍビットに続く（ｌ−ｍ）＋ｘビット
との連結データを用いればよい。
ト（２３バイト）であり、１ブロック容量が１６バイト
（２４バイト）であるシステムにおいて、１ブロック容
量を２倍（２ｌ倍）にする場合について説明したが、こ
れに限るものではない。即ち本発明は、一般にメモリデ
ータバスの幅が２ バイト（ｍは０以上の整数）、１ブ
ロック容指が２ｌ バイト（βはβ２ｍを満足する整数
）であるシステムにおいて、１ブロック容量を２Ｘ倍づ
る場合に適用できる。但し、この場合には、メモリアド
レス中のカラムアドレスの下位Ｘビットを“０”にして
ディレクテリチェックを行なう必要がある。また、メモ
リリード要求時にミスヒツトした場合、メモリリクエス
ト信号ＭＲＥＱを２（（２−”）＋゛）回発生し、最初
のリクエスト時にはメモリアドレスの下位ｍビットをＯ
にしたリードアドレスを生成し、以後のリクエスト時に
は前回生成されたリードアドレスの下位ｍビットに続く
（Ｍ−ｍ）＋Ｘビットに１を加算して新たなリードアド
レスを生成する必要がある。そして、キャッシュライト
時には、キャッシュアドレスとして、カラムアドレスの
下位Ｘビットを除く残りビットと、主メモリからのリー
ドデータと共に返されるレスポンスビットである、リー
ドアドレスの下位ｍビットに続く（ｌ−ｍ）＋ｘビット
との連結データを用いればよい。
［発明の効果］
以上詳述したようにこの発明によれば、キャッシュメモ
リの１ブロック容量を、任意のバイト数に設定できるの
で、この状態で実際にプログラムを走１テさせることで
１ブロック容晒の妥当性がチェックできる。そしてこの
チェックに基づいてキャッシュメモリの１ブロック容量
を設定することにより、処理速度の向上が図れる。
リの１ブロック容量を、任意のバイト数に設定できるの
で、この状態で実際にプログラムを走１テさせることで
１ブロック容晒の妥当性がチェックできる。そしてこの
チェックに基づいてキャッシュメモリの１ブロック容量
を設定することにより、処理速度の向上が図れる。
第１図はこの発明の一実施例に係る演算制御ＩＩ装置周
辺のブロック構成図、第２図および第３図は動作を説明
するためのタイミングチャートである。 １１・・・主メモリ、１３・・・キャッシュメモリ、１
４・・・ディレクテリメモリ、１５．４０〜４３・・・
フリップ７０ツブ（Ｆ／Ｆ ） 、１６．２０．５１・
・・アドレスレジスタ、１７、１９．２ｌ．５３・ｔ−
Ｌ／クタ（ＳＥＬ）、１８−０．１８−１・・・比較器
、３１．５２・・・カウンタ。
辺のブロック構成図、第２図および第３図は動作を説明
するためのタイミングチャートである。 １１・・・主メモリ、１３・・・キャッシュメモリ、１
４・・・ディレクテリメモリ、１５．４０〜４３・・・
フリップ７０ツブ（Ｆ／Ｆ ） 、１６．２０．５１・
・・アドレスレジスタ、１７、１９．２ｌ．５３・ｔ−
Ｌ／クタ（ＳＥＬ）、１８−０．１８−１・・・比較器
、３１．５２・・・カウンタ。
Claims (1)
- データ幅が２＾ｍバイト（ｍは０以上の整数）のメモリ
データバスに接続された主メモリの写しが置かれ、１ブ
ロックが２＾ｌバイト（ｌはｌ≧ｍを満足する整数）の
キャッシュメモリと、このキャッシュメモリに上記主メ
モリの写しが存在する場合に、メモリアドレス中のカラ
ムアドレスで指定される領域にブロックアドレスが格納
されるディレクテリメモリとを備えた演算制御装置にお
いて、上記キャッシュメモリの１ブロック容量２＾ｌバ
イトを２＾Ｘ倍することが指定されている場合、上記メ
モリアドレス中のカラムアドレスの下位Ｘビットを“０
”にして上記ディレクテリメモリを索引し、ディレクテ
リチェックを行なう第１手段と、この第１手段のディレ
クテリチェックによりミスヒットした場合、上記ディレ
クテリメモリの対応領域に、対応する上記ブロックアド
レスを登録し、２＾｛＾（＾ｊ＾−ｍ）”ｘ）回の主メ
モリリード要求を発する第２手段と、この第２手段によ
る１回目の主メモリリード要求時には、上記メモリアド
レスの下位ｍビットを“０”にしたリードアドレスを生
成し、以後の主メモリリード要求に際しては前回生成さ
れたリードアドレスの下位ｍビットに続く（ｌ−ｍ）＋
ｘビットに１を加算して新たなリードアドレスを生成す
る第３手段と、この第３手段によって生成されたリード
アドレスに応じて上記主メモリから読出されたリードデ
ータを、上記カラムアドレスの下位Ｘビットを除く残り
ビットと、同リードデータと共に返されるリードアドレ
スの下位ｍビットに続く（ｌ−ｍ）＋ｘビットとの連結
情報で示される、上記キャッシュメモリの領域に書込む
第４手段とを具備し、指定されたキャッシュメモリの１
ブロック容量に応じたキャッシュメモリ制御を行なうこ
とを特徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273404A JPS61151756A (ja) | 1984-12-26 | 1984-12-26 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273404A JPS61151756A (ja) | 1984-12-26 | 1984-12-26 | キヤツシユメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61151756A true JPS61151756A (ja) | 1986-07-10 |
Family
ID=17527418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273404A Pending JPS61151756A (ja) | 1984-12-26 | 1984-12-26 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314358A (ja) * | 1988-06-14 | 1989-12-19 | Nec Corp | キャッシュメモリ付きデータ処理装置 |
-
1984
- 1984-12-26 JP JP59273404A patent/JPS61151756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314358A (ja) * | 1988-06-14 | 1989-12-19 | Nec Corp | キャッシュメモリ付きデータ処理装置 |
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