JPS61144812A - Capacitance adjustment for laminated ceramic capacitor - Google Patents
Capacitance adjustment for laminated ceramic capacitorInfo
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- JPS61144812A JPS61144812A JP26898884A JP26898884A JPS61144812A JP S61144812 A JPS61144812 A JP S61144812A JP 26898884 A JP26898884 A JP 26898884A JP 26898884 A JP26898884 A JP 26898884A JP S61144812 A JPS61144812 A JP S61144812A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、積層セラミックコンデンサを得た後で、容
量の調整を行なうための方法に関するものである。なお
、この発明でいう「容量調整」とは、完成後の積層セラ
ミックコンデンサに対して微少な容Im整を行なう「容
量トリミング」の概念に留まらず、より広い範囲にわた
って容量を変更するような容ffi調整も含まれる。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application This invention relates to a method for adjusting capacitance after obtaining a multilayer ceramic capacitor. Note that "capacitance adjustment" as used in this invention is not limited to the concept of "capacitance trimming" in which a minute capacitance Im is adjusted to a completed multilayer ceramic capacitor, but also refers to a capacitance that changes the capacitance over a wider range. Also includes ffi adjustment.
従来の技術
従来、完成後の積層セラミックコンデンサの容Ill整
を行なう1つの方法として、サンドプラスト法による容
量トリミングがある。すなわち、積層セラミックコンデ
ンサの外表面からサンドブラストを与え、内部にある内
部電極にまで届くように穴をあけ、内部電極の一部を削
り取って、内部電極の有効型なり面積を減少させる方法
である。2. Description of the Related Art Conventionally, one method for adjusting the capacitance of a completed multilayer ceramic capacitor is capacitance trimming using a sandplast method. That is, this method reduces the effective area of the internal electrodes by sandblasting the outer surface of the multilayer ceramic capacitor, making holes that reach the internal electrodes inside, and scraping off part of the internal electrodes.
この方法は、微少容量偏差が要求される積層セラミック
コンデンサの製造に一部使用されている。This method is partially used in the manufacture of multilayer ceramic capacitors that require small capacitance deviations.
また、完成後の積層セラミックコンデンサの容量調整を
行なう他の方法として、積層セラミックコンデンサの外
表面に内I!l′!!1極と対向するトリミング用電極
を設けておいて、これをサンドブラスト法などにより削
り取り、容量の調整を行なおうとする方法もある。In addition, as another method for adjusting the capacitance of a multilayer ceramic capacitor after completion, an inner I! l′! ! There is also a method of adjusting the capacitance by providing a trimming electrode facing one pole and scraping it off by sandblasting or the like.
発明が解決しようとする問題点
上述した2つの典型的な従来の容IIW4整方法は、微
少範囲での容量調整には適した方法であると言えるが、
広い[囲にわたっての容11i!の調整には適さない。Problems to be Solved by the Invention Although the two typical conventional capacitance IIW4 adjustment methods described above can be said to be methods suitable for capacitance adjustment in a minute range,
Wide [11i across the area! Not suitable for adjustment.
また、内部電極またはトリミング用電極を削るとき、比
較的大きな機械的衝撃が、積層セラミックコンデンサの
一部に加わる。ところが、このような機械的衝撃が加わ
る部分は、内部電極やトリミング用電極といった、容量
形成に直接関与する部分であるので、積層セラミックコ
ンデンサそのものの特性に悪影−を及ぼすことがあり得
る。Furthermore, when cutting the internal electrodes or trimming electrodes, a relatively large mechanical impact is applied to a portion of the multilayer ceramic capacitor. However, since the parts to which such mechanical impact is applied are parts directly involved in capacitance formation, such as internal electrodes and trimming electrodes, it may have an adverse effect on the characteristics of the multilayer ceramic capacitor itself.
また、特に前述した前者の方法では、トリミングの結果
として残された穴は、ガラス成分などにより埋められる
ことになる。そのため、余分な学問を必要とし、さらに
、穴の存在により、たとえそれを埋めたとしても、信頼
性の面で問題が残ることになる。Further, particularly in the former method described above, the holes left as a result of trimming are filled with a glass component or the like. Therefore, extra scholarship is required, and even if the holes are filled, reliability problems will remain.
そこで、この発明は、積層セラミックコンデンサそのも
のの特性に悪影響を及ぼすことなく、また、より広い範
囲での容量調整を簡単に実施できる、積層セラミックコ
ンデンサの容量調整方法を提供することを目的とするも
のである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a method for adjusting the capacitance of a multilayer ceramic capacitor, which can easily adjust the capacitance over a wider range without adversely affecting the characteristics of the multilayer ceramic capacitor itself. It is.
問題点を解決するための手段
この発明では、積層体の内部で延びる内部電極の一部か
ら積層体の表面に向う引出電極が積層体の表面において
外部電極と電気的に接続されているとき、外部電極を、
引出電極のうちの特定のものと接する部分において除去
し、それによって外部電極と特定の内部電極との電気的
接続を断つようにしたことを特徴としている。Means for Solving the Problems In this invention, when a lead electrode extending from a part of the internal electrode extending inside the laminate toward the surface of the laminate is electrically connected to an external electrode on the surface of the laminate, external electrode,
It is characterized in that a portion of the extraction electrode that comes into contact with a specific one is removed, thereby cutting off the electrical connection between the external electrode and the specific internal electrode.
作用効果
この発明においては、外部電極の部分的な除去により、
成る特定の数の内部電極すべてが容量形成に寄与し得な
くするものである。したがって、容flk調整の範囲が
広くなり、極端に言えば、0〜100%の範囲での容量
調整が可能である。また、この発明では、このような容
III整を行なうために除去される外部電極と引出電極
との接続部分は、本来的に、容量形成に関与する場所で
はないので、このような除去により、積層セラミックコ
ンデンサそのものの特性に悪影響が及ぼされることはな
い。また、積層セラミックコンデンサの積層体に穴をあ
けることはないので、その後の穴埋めの工程も不要であ
り、能率的に容量調整を行なうことができるとと−もに
、穴の存在による信頼性の低下も防止できる。Effects In this invention, by partially removing the external electrode,
This prevents all of the specified number of internal electrodes from contributing to capacitance formation. Therefore, the range of capacity flk adjustment is widened, and in extreme terms, capacity adjustment is possible in the range of 0 to 100%. Furthermore, in the present invention, since the connection portion between the external electrode and the extraction electrode that is removed in order to perform such capacitance adjustment is not originally a place that is involved in capacitance formation, by such removal, The characteristics of the multilayer ceramic capacitor itself are not adversely affected. In addition, since there are no holes drilled in the laminate of the multilayer ceramic capacitor, there is no need for a subsequent process of filling the holes, making it possible to adjust the capacitance efficiently and reducing reliability due to the presence of holes. It is also possible to prevent the decline.
実施例
第1図ないし第5図は、この発明の一実施例を説明する
ための図である。Embodiment FIGS. 1 to 5 are diagrams for explaining an embodiment of the present invention.
まず、第4図に示すような積層セラミックコンデンサ1
を製造するにあたり、第1図および第2図にそれぞれ示
すセラミック誘電体層2,3が交互に1allされて、
その後、一体に焼成すると、第3図に示すような積層体
4が得られる。積層体4の内部に形成されている内部電
極の状態は、次のような特徴がある。First, a multilayer ceramic capacitor 1 as shown in FIG.
In manufacturing the ceramic dielectric layers 2 and 3 shown in FIGS. 1 and 2, respectively, are alternately laminated,
Thereafter, by firing them together, a laminate 4 as shown in FIG. 3 is obtained. The state of the internal electrodes formed inside the laminate 4 has the following characteristics.
第1図のセラミック誘電体層2の一方主表面上には、内
部電極5が形成され、この内部電極5の図による下辺の
左端から下方へ延びて引出電極6が形成されている。引
出電極6は、セラミック誘電体層2の端縁にまで延びて
いる。他方、第2図に示すセラミック誘電体層3の一方
主表面上には、内部電極7が形成され、この内部電極7
の図による上辺の右端から上方へ延びて引出電極8が形
成されている。この引出電極8も、セラミック誘電体層
3の端縁にまで延びている。これらのセラミツク誘電体
層2.3が交互に積層されたとき、第3図に示すように
、積層体4の寸法Wがセラミック誘電体層2.3の幅方
向寸法Wと一致するようになり、かつ、積層体4の寸法
Tが寸法Wより大きくなるように各セラミック誘電体層
2.3の積層数が選ばれる。An internal electrode 5 is formed on one main surface of the ceramic dielectric layer 2 in FIG. 1, and an extraction electrode 6 is formed extending downward from the left end of the lower side of the internal electrode 5 in the drawing. The extraction electrode 6 extends to the edge of the ceramic dielectric layer 2 . On the other hand, an internal electrode 7 is formed on one main surface of the ceramic dielectric layer 3 shown in FIG.
An extraction electrode 8 is formed extending upward from the right end of the upper side in the figure. This extraction electrode 8 also extends to the edge of the ceramic dielectric layer 3. When these ceramic dielectric layers 2.3 are stacked alternately, the dimension W of the laminate 4 matches the widthwise dimension W of the ceramic dielectric layers 2.3, as shown in FIG. , and the number of laminated ceramic dielectric layers 2.3 is selected such that the dimension T of the laminate 4 is larger than the dimension W.
したがって、第3図において、積層体4内で延びる内部
電極5.7は、垂直方向に向いている。In FIG. 3, therefore, the internal electrodes 5.7 extending within the stack 4 are oriented vertically.
そして、一方の引出電極6は、積層体4の第3図におけ
る下面の左側に偏った位置に露出して並ぶ。One of the extraction electrodes 6 is exposed and lined up at a position biased to the left side of the lower surface of the laminate 4 in FIG. 3.
他方、引出電極8は、積層体4の上面の右側に寄った位
置に露出して並ぶ。On the other hand, the extraction electrodes 8 are exposed and lined up at positions closer to the right side of the upper surface of the laminate 4.
第3図の積層体4に対して、第4図に示すように、外部
電極9.10が形成される。外部電極9は、引出電極6
が露出する部分において積層体の表面を覆うように形成
される。外部電極10は、引出電極8が露出する部分に
おいて積層体4の表面を覆うように形成される。As shown in FIG. 4, external electrodes 9 and 10 are formed on the laminate 4 of FIG. 3. As shown in FIG. The external electrode 9 is the extraction electrode 6
is formed so as to cover the surface of the laminate in the exposed portion. The external electrode 10 is formed to cover the surface of the laminate 4 in the portion where the extraction electrode 8 is exposed.
この実施例では、外部電極9.10は、いずれも、積層
体1の相対向する端面とそれに隣接する面の各一部を覆
うように形成され、引出電極6゜8の露出部分は少なく
とも覆うように形成されている。しかしながら、外部電
極9,10の端縁9a、lQaが互いに平行にかつ斜め
に延びていることから明らかなように、外部電極9.1
0は、引出電極6.8と接触しない部分においては、よ
り狭い領域にしか形成されていない。すなわら、第4図
に現われている面で説明すると、外部電極9の部分9b
は、外部電極10の部分10bより幅が狭くなっている
。このことは、模で説明する外部電極の一部除去を行な
うべき部分(外部電極10についていえば部分10b)
の判別を容易に行なえるようにするためである。また、
たとえば、引出電極8を覆うように形成される外部電極
10は、部分10bにおいて比較的広い面積で形成され
なければならない。そのため、もう一方の外部電極9の
部分9bとの距離が短くなる傾向にある。In this embodiment, the external electrodes 9 and 10 are formed so as to cover each of the opposing end surfaces and the adjacent surfaces of the laminate 1, and cover at least the exposed portions of the extraction electrodes 6.8. It is formed like this. However, as is clear from the fact that the edges 9a and lQa of the external electrodes 9 and 10 extend parallel and obliquely to each other, the external electrodes 9.1
0 is formed only in a narrower area in the portion that does not contact the extraction electrode 6.8. That is, to explain in terms of the surface appearing in FIG. 4, the portion 9b of the external electrode 9
is narrower than the portion 10b of the external electrode 10. This means that the part of the external electrode to be removed (for the external electrode 10, the part 10b) is explained in the diagram.
This is to make it easier to determine. Also,
For example, the external electrode 10 formed to cover the extraction electrode 8 must be formed with a relatively large area in the portion 10b. Therefore, the distance from the portion 9b of the other external electrode 9 tends to become shorter.
この距離が短い場合、このような積層セラミックコンデ
ンサ1が実装されたとき、短絡のおそれがあり、できる
だけこの距離を長くするほうが好ましい。その手段とし
て、外部電極9の部分9bの幅を狭くすることが有効で
ある。なお、第4図の積層セラミックコンデンサ1の裏
側についても同様の構成である。If this distance is short, there is a risk of a short circuit when such a multilayer ceramic capacitor 1 is mounted, so it is preferable to make this distance as long as possible. As a means for this, it is effective to narrow the width of the portion 9b of the external electrode 9. Note that the back side of the multilayer ceramic capacitor 1 shown in FIG. 4 has a similar configuration.
積層セラミックコンデンサ1は、第4図に示すように、
適当な回路基板11上の導電経路12゜13上にはんだ
(図示せず)等により実装される。The multilayer ceramic capacitor 1, as shown in FIG.
It is mounted on conductive paths 12 and 13 on a suitable circuit board 11 by solder (not shown) or the like.
この積層セラミックコンデンサ1は、第4図に示すよう
な実装状態においても、容易に容量調整を行なうことが
できる。This multilayer ceramic capacitor 1 can easily adjust the capacitance even in the mounted state shown in FIG. 4.
第5図を参照して、W4mセラミックコンデンサ1に対
して、容量調整が行なわれている、あるいは行なわれた
債の状態が示されている。外部電極10の部分10bに
注目すると、そこには、一部除去された部分が示されて
いる。これによって、引出電極8のうち特定の引出電極
、すなわち引出電極8a、8bがW4i!1体4の表面
に直接露出しており、これらの引出電極88,8bは、
外部電極10との電気的接続が断たれている。したがっ
て、この状態にある積層セラミックコンデンサ1は、引
出電極f3a 、 8bに連なる内部電極7が寄与して
いた容量分だけ減少された全体容量を持つことになる。Referring to FIG. 5, the state of the W4m ceramic capacitor 1 undergoing or having undergone capacitance adjustment is shown. Focusing on the portion 10b of the external electrode 10, a partially removed portion is shown there. As a result, a specific extraction electrode among the extraction electrodes 8, that is, extraction electrodes 8a and 8b, is set to W4i! These lead electrodes 88, 8b are directly exposed on the surface of the body 4.
Electrical connection with the external electrode 10 is broken. Therefore, the multilayer ceramic capacitor 1 in this state has a total capacitance that is reduced by the amount contributed by the internal electrodes 7 connected to the lead electrodes f3a and 8b.
外部電極10の特定の部分の除去は、周知のサンドブラ
スト法またはレーザトリミング法を用いることができる
。A well-known sandblasting method or laser trimming method can be used to remove a specific portion of the external electrode 10.
なお、積層セラミックコンデンサ1の実装後において容
量調整を行なう場合、積層セラミックコンデンサ1の実
装に際しては、第4図に示した積層セラミックコンデン
サ1の下方に向く面を上にしてもよい。そのようにした
としても、今度は、引出電極6が外部電極9と接する側
の面が現われ、外部電極9を部分的に除去することによ
り同様の容量調整を行なうことができる。したがって、
第4図に示すような積層セラミックコンデンサ1は、実
装に際しては、表裏を選ばず、したがって、実装の誤り
も生じ得ない。Note that when the capacitance is adjusted after mounting the multilayer ceramic capacitor 1, the downward facing surface of the multilayer ceramic capacitor 1 shown in FIG. 4 may be turned up when mounting the multilayer ceramic capacitor 1. Even if this is done, the surface of the extraction electrode 6 in contact with the external electrode 9 will now appear, and similar capacitance adjustment can be performed by partially removing the external electrode 9. therefore,
The multilayer ceramic capacitor 1 as shown in FIG. 4 can be mounted on either the front or the back, and therefore no mounting errors can occur.
上述のように、実装状態で、容量調整が行なえるので、
この積層セラミックコンデンサ1は、そのユーザ側で簡
単に容量調整ができるようになり、有利である。As mentioned above, the capacity can be adjusted in the mounted state, so
This multilayer ceramic capacitor 1 is advantageous because the user can easily adjust the capacitance.
第6図ないし第8図は、この発明が適用される積層セラ
ミックコンデンサの他の例を示している。6 to 8 show other examples of multilayer ceramic capacitors to which the present invention is applied.
この例では、第6図および第7図にそれぞれ示すセラミ
ック誘電体!14.15が交互に積層されて、第8図に
示すような積層セラミックコンデンサ16を構成してい
る。In this example, the ceramic dielectric shown in FIGS. 6 and 7, respectively! 14 and 15 are alternately stacked to form a multilayer ceramic capacitor 16 as shown in FIG.
第6図のセラミック誘電体層14の一方主表面上には、
内部電極17と、この内部電極17の図による左辺の中
央部から左方へ延びる引出電極18とが形成される。第
7図のセラミック誘電体層15の一方主表面には、内部
電極19と、内部電極19の右辺の中央部から右方へ延
びる引出電極20とが形成される。On one main surface of the ceramic dielectric layer 14 in FIG.
An internal electrode 17 and an extraction electrode 18 extending leftward from the center of the left side of the internal electrode 17 in the drawing are formed. On one main surface of the ceramic dielectric layer 15 in FIG. 7, an internal electrode 19 and an extraction electrode 20 extending rightward from the center of the right side of the internal electrode 19 are formed.
第8図に示すように、積層体21の両端部にそれぞれ外
部電極22.23が形成されたとき、外部電極22は引
出電極18と電気的に接続される状態となり、外部電極
23は引出電極20と電気的に接続される状態となる。As shown in FIG. 8, when external electrodes 22 and 23 are formed at both ends of the laminate 21, the external electrodes 22 are electrically connected to the extraction electrodes 18, and the external electrodes 23 are connected to the extraction electrodes 18. It will be in a state where it is electrically connected to 20.
第8図において、外部電極23には、一部除去された部
分があり、これによって、引出電極20aが外部に露出
した状態となっている。したがって、引出電極20aが
寄与していた容量分が削減される。In FIG. 8, a portion of the external electrode 23 has been removed, so that the extraction electrode 20a is exposed to the outside. Therefore, the capacitance contributed by the extraction electrode 20a is reduced.
以上述べた2種類の積層セラミックコンデンサ1および
16における引出電極6.7および18゜19は、当該
引出電極を引出す内部電極5.7および17.19の辺
の長さよりも狭い幅で延びている。したがって、外部電
極のわずかな部分を除去するだけで、特定の内部電極と
の電気的接続を断つことができる。しかしながら、引出
電極は、当該引出電極を引出す内部電極の辺の長さと同
じ幅で延びていてもよい。The extraction electrodes 6.7 and 18°19 in the two types of multilayer ceramic capacitors 1 and 16 described above extend with a width narrower than the length of the side of the internal electrodes 5.7 and 17.19 from which the extraction electrodes are drawn. . Therefore, electrical connection with a specific internal electrode can be severed by simply removing a small portion of the external electrode. However, the extraction electrode may extend with the same width as the length of the side of the internal electrode from which the extraction electrode is extracted.
この発明の容量調整方法は、特に、非連続的な、すなわ
ち段階的な容量調整を行なうのに適している。したがっ
て、たとえば、水晶発振式時計の場合を例にとると、そ
こに含まれるトリマコンデンサの可変範囲内で調整が不
可能な場合に、この発明を適用すると有利である。また
、この発明による容fiW4整方法は、いわゆる容量ト
リミングとして容量調整を行なう場合のほか、同じ積層
セラミックコンデンサから、外部電極の除去程度を変え
ることにより、個々の積層セラミックコンデンサの容量
を変えることができるので、多品種の積層セラミックコ
ンデンサを得るのに有効である。The capacity adjustment method of the present invention is particularly suitable for discontinuous, ie, stepwise, capacity adjustment. Therefore, for example, in the case of a crystal oscillation type watch, it is advantageous to apply the present invention when adjustment is not possible within the variable range of the trimmer capacitor included therein. In addition, the capacitance fiW4 adjustment method according to the present invention can be used not only to adjust the capacitance as so-called capacitance trimming, but also to change the capacitance of individual multilayer ceramic capacitors by changing the degree of removal of external electrodes from the same multilayer ceramic capacitor. Therefore, it is effective for obtaining a wide variety of multilayer ceramic capacitors.
なお、1個の積層セラミックコンデンサに含まれる内部
電極の面積を互いに異ならせ、外部電極との電気的接続
が断たれようとする内部電極を選ぶことにより、容Il
l整による変化幅を、任意に変えることも可能である。In addition, by making the areas of the internal electrodes included in one multilayer ceramic capacitor different from each other and selecting the internal electrode that is about to be electrically disconnected from the external electrode, the capacitance can be increased.
It is also possible to arbitrarily change the range of change due to the adjustment.
第1図および第2図は、この発明が適用される積層セラ
ミックコンデンサの第1の例に含まれるセラミック誘電
体層を示す平面図である。第3図は、第1図および第2
図に示すセラミック1414体層を積層して得られた積
層体を示す斜視図である。
第4図は、第3図の積層体を用いて得られた積層セラミ
ックコンデンサを示す斜視図であり、併せて積層セラミ
ックコンデンサの実装状態が示されている。第5図は、
第4図の積層セラミックコンデンサに対して容Im整を
行なっている、あるいは行なわれた状態を示す平面図で
ある。第6図および第7図は、この発明が適用される積
層セラミックコンデンサの第2の例に含まれるセラミッ
ク誘電体層を示す平面図である。第8図は、第6図およ
び第7図に示したセラミック誘電体層を用いて得られた
積層セラミックコンデンサの斜視図であり、併せて容量
調整が行なわれた状態が示されている。
図において、1.16は積層セラミックコンデンサ、2
.3.14.15はセラミツク1?電休層、4.21は
積層体、5,7,17.19は内部電極、6,8,18
.20は引出電極、9.10゜22.23は外部電極、
11は回路基板である。1 and 2 are plan views showing ceramic dielectric layers included in a first example of a multilayer ceramic capacitor to which the present invention is applied. Figure 3 is similar to Figures 1 and 2.
It is a perspective view which shows the laminated body obtained by laminating the ceramic 1414 body layer shown in a figure. FIG. 4 is a perspective view showing a multilayer ceramic capacitor obtained using the laminate shown in FIG. 3, and also shows the mounting state of the multilayer ceramic capacitor. Figure 5 shows
5 is a plan view showing a state in which capacitance Im adjustment is being performed or has been performed on the multilayer ceramic capacitor shown in FIG. 4. FIG. 6 and 7 are plan views showing ceramic dielectric layers included in a second example of a multilayer ceramic capacitor to which the present invention is applied. FIG. 8 is a perspective view of a multilayer ceramic capacitor obtained using the ceramic dielectric layers shown in FIGS. 6 and 7, and also shows a state in which capacitance has been adjusted. In the figure, 1.16 is a multilayer ceramic capacitor, 2
.. 3.14.15 is ceramic 1? Electrical resting layer, 4.21 is a laminate, 5, 7, 17.19 is an internal electrode, 6, 8, 18
.. 20 is an extraction electrode, 9.10°22.23 is an external electrode,
11 is a circuit board.
Claims (4)
積層されて積層体を構成し、各内部電極から延びる引出
電極が積層体の表面に引出され、引出電極が露出する部
分において積層体の表面に外部電極が形成された、積層
セラミックコンデンサの容量調整方法であって、 前記外部電極を、前記引出電極のうちの特定のものと接
する部分において除去し、それによって外部電極と特定
の内部電極との電気的接続を断つことを行なう、積層セ
ラミックコンデンサの容量調整方法。(1) Multiple layers of internal electrodes are stacked with ceramic dielectric layers in between to form a laminate, and an extraction electrode extending from each internal electrode is drawn out to the surface of the laminate, and the exposed portion of the laminate forms a laminate. A method for adjusting the capacitance of a multilayer ceramic capacitor in which an external electrode is formed on the surface of the multilayer ceramic capacitor, the external electrode being removed at a portion in contact with a specific one of the extraction electrodes, whereby the external electrode and the specific internal electrode are removed. A method for adjusting the capacitance of multilayer ceramic capacitors by cutting off the electrical connection with the electrodes.
の長さよりも狭い幅で延びる、特許請求の範囲第1項記
載の積層セラミックコンデンサの容量調整方法。(2) The method for adjusting the capacitance of a multilayer ceramic capacitor according to claim 1, wherein the extraction electrode extends with a width narrower than the length of the side of the internal electrode from which the extraction electrode is drawn.
なわれる、特許請求の範囲第1項または第2項記載の積
層セラミックコンデンサの容量調整方法。(3) A method for adjusting the capacitance of a multilayer ceramic capacitor according to claim 1 or 2, which is carried out in a state where the multilayer ceramic capacitor is mounted.
内部電極は実装される面に対して垂直方向に延び、引出
電極は実装される面と平行な積層体上の面に引出される
、特許請求の範囲第3項記載の積層セラミックコンデン
サの容量調整方法。(4) In the mounted state of the multilayer ceramic capacitor,
Capacity adjustment of a multilayer ceramic capacitor according to claim 3, wherein the internal electrode extends in a direction perpendicular to the surface on which it is mounted, and the extraction electrode is drawn out to a surface on the laminate parallel to the surface on which it is mounted. Method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26898884A JPS61144812A (en) | 1984-12-19 | 1984-12-19 | Capacitance adjustment for laminated ceramic capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26898884A JPS61144812A (en) | 1984-12-19 | 1984-12-19 | Capacitance adjustment for laminated ceramic capacitor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61144812A true JPS61144812A (en) | 1986-07-02 |
JPH0334204B2 JPH0334204B2 (en) | 1991-05-21 |
Family
ID=17466093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26898884A Granted JPS61144812A (en) | 1984-12-19 | 1984-12-19 | Capacitance adjustment for laminated ceramic capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61144812A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018523299A (en) * | 2015-06-10 | 2018-08-16 | クアルコム,インコーポレイテッド | Capacitor structure for power delivery applications |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5685819A (en) * | 1979-12-14 | 1981-07-13 | Matsushita Electric Ind Co Ltd | Method of manufacturing laminated porcelain condenser |
-
1984
- 1984-12-19 JP JP26898884A patent/JPS61144812A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5685819A (en) * | 1979-12-14 | 1981-07-13 | Matsushita Electric Ind Co Ltd | Method of manufacturing laminated porcelain condenser |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018523299A (en) * | 2015-06-10 | 2018-08-16 | クアルコム,インコーポレイテッド | Capacitor structure for power delivery applications |
Also Published As
Publication number | Publication date |
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JPH0334204B2 (en) | 1991-05-21 |
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