JPS61144195A

JPS61144195A - 通話路駆動装置

Info

Publication number: JPS61144195A
Application number: JP60279366A
Authority: JP
Inventors: ハーバード・ジヨセフ・トーゲル; ジヨセフ・ロナルド・ユデイチヤク
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1984-12-14
Filing date: 1985-12-13
Publication date: 1986-07-01
Anticipated expiration: 2009-05-18
Also published as: EP0184826B1; US5031094A; PH23634A; FI854948A; ATE73978T1; YU45928B; TR23498A; EP0184826A2; NO855049L; PT81643A; CN1009415B; BR8506012A; NO169039B; ES8800807A1; BE903856R; DE3585673D1; EP0184826A3; AU5104385A; ES549924A0; JPH0638674B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は通話路駆動装置に関するものであって、特に
、米国特許出願筒　　　　　号明細書に記載されている
ような交換機において、指令に応答して、転送元および
転送先に対してスイッチバスを動的に割当てる通話路駆
動装置に関する。

［発明の技術的背景コ現代の通信およびデータシステムにおいては、システム
の種々のポイン１−間での情報の伝達を迅速かつ効果的
に行なう必要がある。このようなシステムは、音声、デ
ータまたはその他の情報を、複数のポイント間で伝達す
ることができる。このポイントは、ある技術分野ではポ
ートと呼ばれているものである。このようなシステムの
大部分は、システムの種々のポートを選択的に接続する
ための交換機を必要とする。現代のシステムは、システ
ム要求および指令に応答して、複数のポート間のスイッ
チバスの確立および遮断を動的に行なうことができなけ
ればならない。

ＰＣＭおよびＴＤＭ技術を使用したシステムにおいて、
ポート間の交換には、ポートからポートへの空間的な交
換と、１つまたは１つ以上のポートにおける時分割され
たチャンネル間の１間的な交換とがある。例えば、３２
チヤンネルのポートを８個備えているシステムには、ス
イッチバスの動的な割当てを要求できる２５６個の転送
元および転送先が存在する。

過去においては、１つの特定の転送元が転送指令を独占
的に有しているため、転送元金てに対して、スイッチパ
スを備える必要があった。一旦、パスが転送元に割当て
られると、そのパスへの新たな割当ては妨げられる。こ
のように、システムに保持された転送元だけが、他の転
送元に対してパスを設定するための指令を使用すること
ができる。２つの転送元に対するパスの設定が要求され
た時に、要求指令は、１つの保持された転送元が一定の
情報を伝達するまで遅延され、第２の指令は、次の伝送
のために後に続く。

このように、従来の技術においては、指令元に受信され
る次の情報を伝達するために、指令元と他の半転送元と
の間のパスを確立している時でさえ、どの２つの転送元
間のパスでも確立できるように、どの転送元から受信さ
れる指令も処理することができる通話路駆動装置が要求
される。

［発明の目的］この発明の目的は、他の転送元と転送先との間の通信バ
スまたはその転送元と転送先との間の通信パスを確立す
るために、どの転送元からの制御指令も受信できる動的
交換機に対する通話路駆動装置を提供することである。

この発明の別の目的は、監視したい転送先へ完全な指令
を送信することができる通話路駆動装置を提供すること
である。

この発明のもう一つの目的は、スイッチパスを確立する
ために指令が処理される間に、一時的に指令元が割当て
られる複数の指令レジスタを備え、この割当ての後に、
指令レジスタが解除され、スイッチバスはそのまま維持
される通話路駆動装置を提供することである。

この発明のさらにもう一つの目的は、指令元になるため
に固有の符号化された要求を転送するシステム転送元の
いずれかから受信される複数の指令を同時に受信および
処理できる通話路駆動装置を提供することである。

その他の目的および特徴は、特許請求の範囲の記載およ
び以下に説明する添附図面を参照した発明の詳細な説明
から当業者には明白なものとなろう。

［発明の概要コこのような動的スイッチおよび通話路駆動装置の必要性
は、米国特許出願番号筒　　　　　号明細書および第　
　　　　号明細書に記載されている。動的スイッチは、
米国特許出願番号第号明細書に記載されている。上記３
つの特許出願は、本出願人の別出願である。

上記した動的スイッチは、複数の転送元と転送先との間
の空間的および時間的スイッチングを動的に行なうＣＡ
Ｍ／ＲＡＭ／ＣＡＭ配列の記憶装置を使用することによ
り達成される。このＣＡＭ／　ＲＡ　Ｍ　／　ＣＡ　Ｍ
配列の記憶装置は、転送元ＣＡＭ部、転送先ＣＡＭ部お
よびデータＲＡＭ部を備えており、この各列は、ワード
を形成している。パスを確立するために、転送元アドレ
スは、ワードの転送元ＣＡＭ部に記憶され、転送先アド
レスは、同じワードの転送先ＣＡＭに記憶される。

データが交換される時に、データ転送元のアドレスは、
同じ転送元アドレスを有する記憶装置に記憶されたワー
ドをアドレス指定するために、ＴＤＭ転送元アドレスバ
スの転送元ＣＡＭに供給される。もし、転送元アドレス
が同一であること　　　・が分れば、データは、データ
バスからアドレス指定されたワードのＲＡＭ部に書込ま
れる。データ転送先のアドレスは、転送先アドレスバス
により転送先ＣＡＭへ時分割多重で送られる。もし、転
送先アドレスバスのデータ転送先のアドレスが、記憶さ
れている転送先アドレスと一致すれば、アドレスに適合
するデータＲＡＭは動作状態となり、データ転送先へデ
ータを伝達するために、データはデータバスへ読出され
る。この発明には、記憶装置の中のワードからおよびワ
ードへアドレスを割当ておよび割当てないための手段が
さらに備えられており、これによって、動的なスイッチ
バスが確立される。

この発明は、上記した動的スイッチのための通話路駆動
装置を提供しようとするものであって、この通話路駆動
＠置は、システムから受信される指令に応答して、動的
スイッチに制御信号を供吟し、これによって、スイッチ
は、いずれかの転送元と転送先との門のバスを確立およ
び遮断すること、および転送元への折返しバスを提供す
ることができる。

この発明は、スイッチバスが割当てられるまたは割当て
られないどの転送元からも指令を受信できるようにする
ものである。この指令は解読され、制御信号は、この指
令により定められるバスを確立するための動的スイッチ
に出力される。このため、特定の転送元が指令元として
選定および保持される必要がなくなる。さらに、ＴＤＭ
においては、ポートの時分割されたチャンネルを転送元
および１送先とすることが可能である。このため、適用
可能な転送元および転送先の数を増やすことが可能とな
る。

この通話路駆動装置は、例えば、指令符号、データおよ
びアドレスを記憶するＣＡＭおよびＲＡＭ部をそれぞれ
備えた複数、例えば５列から成る記憶装置を具備してい
る。各列は別々の指令レジスタを構成している。

指令レジスタは、転送元から送られる特定の符号化され
た要求信号を受信した場合に、転送元（ポートおよびチ
ャンネル）に割当てられる。このような動的割当てによ
り、特定の符号を出力することが可能な転送元は、バス
を確立する指令元になることができる。このため、指令
レジスタに割当てられた特定の転送元がデータバスに送
られた時はいつでも、その転送元からのデータは、転送
元に割当てられている指令レジスタの中に読み込まれる
。指令レジスタに読込まれたデータは、通話路駆動装置
および動的スイッチのための制御信号を出力するために
解読される。バスの確立または遮断、または所望される
機能の実行のために必要な指令が完了するまで、この処
理は継続され、この時に、他の符号化された要求が指令
元から転送され、これにより、この指令レジスタは割当
てられてない状態になる。そして、この指令レジスタは
、指令レジスタを必要とする他の指令元によって利用さ
れる。この間に、バスは動的スイッチによりすでに確立
されており、データは、このバスが遮断されるまで転送
可能である。この時に、新しい指令元が設定可能となり
、新しい指令のセットが指令レジスタに供給され、前に
確立されたバスを遮断する制御信号が供給される。

このように、特定の符号化された要求を出力することが
できる転送元はどれも、別の転送元およびこの転送元自
体のためのバスを確立するための指令を出力する指令元
になることができる。転送元が動作状態である間は、指
令を転送元から通話路駆動装置へ転送することが可能で
ある。この通話路駆動装置は、転送元バスを設定するた
めに、指令に応答し、そのバスは転送元自体を含んでい
てもよい。

実行された指令を監視する場合には、完全な指令を監視
転送先へ送るためのエコーバスを備えることが可能であ
る。

［発明の実施例１第１図は、この発明の一実施例に係る通話路駆動装置の
構成を示すブロック図であって、この通話路駆動装置は
、その使用されるシステム内にある状態で示されている
。この通話路駆動装置は、米国特許出願番号第　　　　
　号明細書に開示されているようなスイッチ１０と一緒
に使用することが可能である。このスイッチ１０は、Ｃ
ＡＭ／ＲＡＭ／ＣＡＭ配列の記憶装置を具備しており、
この記憶装置は、転送元ＣＡ　Ｍ　１２．データＲＡＭ
１４および転送先ＣＡ　Ｍ　１６を備えている。転送元
ＣＡ　Ｍ　１２は、転送元のアドレスを受信および送信
するための転送元アドレスバス１８に接続されている。

転送先ＣＡ　Ｍ　１６は、転送先のアドレスを受信およ
び送信するための転送先アドレスバス２０に接続されて
いる。データＲＡＭ１４は、ＴＤＭデータバス２２に接
続されている。転送元アドレス回路１９は、カウンタ１
０１からのタイムスロット信号を受信し、選定されたタ
イムスロット期間中に転送元アドレスを転送元アドレス
バス１８へ出力する。転送先アドレス回路２１は、カウ
ンタ１０１からのタイムスロット信号を受信し、選定さ
れたタイムスロット期間中に転送先アドレスを転送先ア
ドレスバス２０へ出力する。これらのアドレスバスにお
けるアドレスのタイミングは、ＴＤＭデータバスのタイ
ミングと同等であり、転送元と転送先とのタイミングの
関係は第９図に示されている。転送元および転送先アド
レス回路１９および２１は、アドレスを発生させるため
のカウンタを備えている。

スイッチ１０のＣＡＭ／ＲＡＭ／ＣＡＭ記憶装置は、多
くのワード線を備えることが可能である。

例えば、この実施例では７２本のワード線を備えている
。上記した特許出願明細書に記載されているように、転
送元ＣＡ　Ｍ　１２は、その出力にＳ　　ＢＵＳＹ（話
中）信号を備えている。。このＳ　　ＢＵＳＹ信号は、
転送元アドレスバス１８に供給されるアドレスが記憶さ
れているアドレスと比較されて、転送元ＣＡ　Ｍ　１２
に記憶されないことが決定された時に、このことを指示
するために論理レベルＯのような出力を供給するもので
ある。同様に、転送先ＣＡ　Ｍ　Ｉ６は、転送先アドレ
スバス２０に供給されるアドレスが、記憶されているア
ドレスと比較されて、転送先ＣＡ　Ｍ　１Ｇに記憶され
ないことが決定された時に、論理レベル０のＤ　ＢＵＳ
Ｙ信号を出力する。このように、もしデータＲＡＭ１４
に対して、特定の転送元アドレスへの書込みまたは特定
の転送先アドレスからの読出しのいずれかを命じる指令
があり、転送元または転送先ＣＡ　Ｍ　１２または１６
にそのアドレスが発見されない場合には、論理レベルＯ
のＳ　　ＢＵＳＹ信号またはＤ　　ＢＵＳＹ信号のいず
れかが出力される。そして、この論理レベル０のＳ　　
ＢＵＳＹまたはＤ　　ＢＵＳＹ信号に応答するりジエク
ト（否決）論理回路２４は、論理レベル１の信号を線１
００へ出力する。この出力信号は、指令否決の指示を行
なうものである。

通話路駆動装置の主要部は、多数の指令レジスタ２６を
形成する記憶１ｆｌを備えている。列状に形成されてい
る各指令レジスタは、複数のＣＡＭおよびＲＡＭ部を備
えている。この実施例では、指令レジスタ２６を５個備
えているが、その内の１つの指令レジスタ２６の回路構
成だけを示す。データＲＡＭ部２８は、各指令レジスタ
に備えられており、各データＲＡＭ部２８は、１６ビツ
トのデータを記憶すために１６個のＲＡＭセルを備えて
いる。このデータＲＡＭ部２８は、ラッチ部３０の１６
個のセルと関連している。各データＲＡＭセルは、１つ
のラッチセルに接続されている。読出し／書込み論理回
路３２は、全ての指令レジスタのデータＲＡＭ部と関連
している。この読出し／書込み論理回路３２を介して、
データをＴＤＭデークバス２２から書込みこと、または
データをＴＤＭデータバス２２へ読出すことが可能であ
る。

転送元ＲＡＭ部３４は、各指令レジスタ２６に設けられ
ており、この転送元ＲＡＭ部３４は、転送元アドレスを
記憶するための８個のＲＡＭセルを備えている。指令レ
ジスタ２６の転送元ＲＡＭ部３４は、読出し／Ｉ込み論
理回路３６オよび３８にそれぞれ備えられたセルと関連
している。読出し／書込み論理回路３６は、転送元アド
レスバス１８からアドレスを書込むため、および転送元
アドレスバス１８へアドレスを読出すために、転送元ア
ドレスバス１８に接続されている。続出し／書込み論理
回路３８は、ＴＤＭデータバス２２からデータを書込む
ため、およびＴＤＭデータバス２２ヘデータを読出すた
めに、ＴＤＭデータバス２２に接続されている。

割当ＣＡＭ部４０は、各指令レジスタ２６に設けられて
おり、８個のＣＡＭセルを備えている。この割当ＣＡＭ
部４０は、読出し／書込み論理回路４２および４４にそ
れぞれ備えられた８個のセルと関連している。読出し／
書込み論理回路４２は、転送元アドレスバス１８からア
ドレスを書込むため、および転送先アドレスバス１８へ
アドレスを読出すために、転送元アドレスバス１８に接
続されている。この続出し／書込み論理回路４２は、８
ビツトバス４６にも接続されている。これは、指令否決
信号が読出し／書込み論理回路４２へ出力されるたび毎
に、指定ＣＡＭ部４０に供給されるアドレスをバス４６
に書込むためである。このように、指令否決信号は、読
出し信号として読出し／書込み論理回路４２へ出力され
る。読出し／Ｉ込み論理回路４４は、ＴＤＭデータバス
２２に接続されている。

割当ビット４８は、各指令レジスタに設けられており、
これは、１個のＣＡＭセルから成るものである。読出し
／書込み論理回路５０および５２は、割当ビットと関連
している。

８個のＲＡＭセルを備えている転送先ＲＡＭ部５４が、
各指令レジスタ２６に設けられている。この転送先ＲＡ
Ｍ部５４は、読出し／書込み論理回路５６および５８に
それぞれ備えられた８個のセルと関連している。読出し
／書込み論理回路５Ｇは転送先アドレスバス２０に接続
されており、一方、読出し／書込み論理回路５８は、Ｔ
ＤＭデータバス２２に接続されている。

応答ＣＡＭ部６０は、各指令レジスタに設けられており
、８個のＣＡＭセルを備えている。この応答ＣＡＭ部６
０は、読出し／書込み論理回路６２および６４にそれぞ
れ備えられた８個のセルと関連している。読出し／書込
み論理回路６２は転送先アドレスバス２０に接続されて
おり、一方、読出し／書込み論理回路６４はＴＤＭデー
タバス２２に接続されている。

各指令レジスタ２６は、制ＷＪＣＡＭ部６６を備えてい
る。この制御ＭＩＣＡＭ部６６は、実行ビット６８９分
類ビット７０および応答分類ビット７２から成り、これ
らのビット６８．７０および７２は、比較／書込み回路
７４．７６および７８と、書込み回路７３．７５および
７７とにそれぞれ関連している。

ＴＤＭデータバス２２は、複数の入出力ポート８０に接
続されている。情報は、この入出力ポート８０を介して
受信および送信される。実際には、これらのポート８０
は、多数の転送元および転送先を備えている。これらの
転送元と転送先は、多数のＰＧＭ直列線または並列デー
タバスで接続されている。各ポートは、時分割された複
数のチャンネル（例えば３２チヤンネル）でＰＣＭ情報
を受信することができる。これらのチャンネルは、フレ
ームと呼ばれている形式で伝送される。このように、１
つのポートの各チャンネルは、転送元または転送先のい
ずれかになることができる。第１図に示されているこの
発明の通話路駆動装置とスイッチ１０は、本願と同日出
願明細書に記載されているようなシステムに適用するこ
とができる。

入出力ポート８０、さらに詳しく言えば、転送元および
転送先からの入出力ポート８０のチャンネルは、予め定
められたタイムスロット（ＴＳ）期間中に、ＴＤＭデー
タバス２２に接続される。（ここで、１チャンネル当り
のタイムスロットの数は１６タイムスロツトであるとす
る。これは、引用した後の２つの米国特許出願明細書に
記載されているような良く知られた方式で実行される。

）ＴＤＭバス２２は、１６本の線から成る並列バスであ
る。この内の１本の線は、データの各ビットに対応して
いる。

データバス２２は、ゲート８２に接続されている。

このゲート８２は、指令レジスタ２６への要求に使用さ
れる特定の符号語を検出するためのものである。

この符号語に応答して、ゲート８２は、パケット開始（
ＳＯＰ）と呼ばれる信号をＡＮＤゲート８４および８６
へ出力する。　割当優先論理回路８８は、どの指令レジ
スタ２６を指令元に割当てるかを決定するために、５個
の指令レジスタ２６の割当てを監視する。もし、５個の
指令レジスタ２６が全て指令元に割当てられている場合
には、全指令レジスタ信号がゲート８４へ出力される。

このように、ゲート８４が、クロック信号ＣＬＫ、ＳＯ
Ｐ信号および全指令レジスタ信号を受信した場合には、
ゲート８４は、ＳｏＰ否決信号を１９０へ出力する。こ
の信号は、ＳＯＰ信号が否決されたことを示す信号であ
る。＄Ｉ９０は、割当ＣＡＭ部４０に関連している読出
し／書込み論理回路４２の読出し入力にも接続されてい
る。このため、指名元になることを要求している転送元
のアドレスは、８ビツトバス４６へ読出される。

割当優先論理回路８８は、５個の指令レジスタ２６のそ
れぞれに対応した出力および入力を備えている。この割
当優先論理回路８８は、割当てられてない指令レジスタ
２６の中で最も優先する指令レジスタ２６のゲート８６
へ信号を出力する。このため、この信号と、ＳＯＰ信号
およびＣＬＫ信号に応答して、ゲート８６は、割当てら
れてない指令レジスタ２６の中で最も優先する指令レジ
スタ２６における全てのＣＡＭおよびＲＡＭセルに接続
されているワード線へ論理レベル１を出力する。これに
よって、上記セルは全て読出しまたは書込み可能状態と
なる。割当てビット４８は、指令レジスタ２６の状態を
記憶し、そして、バッファ９２を介して割当優先論理回
路８８へ出力を供給する。このため、割当優先論理回路
８８は、電流を維持することができる。

指令信号に対する指令レジスタ２６の応答および動作は
後で説明するが、この指令レジスタ２６の動作の大部分
の制御は、制御０ＣＡＭ部６６によって行われている。

制ｔＩｃＡＭ部６Ｇの実行ビット、分類ビットおよび応
答分類ヒツトが、実行すべき制−機能を決定している。

これらのビットの制＠機能は、優先指定機能を有してい
る。このため、もし、分類機能が２個またはそれ以上の
数の指令レジスタ２６で実行されるべきである場合には
、分類機能は、最も優先される指令レジスタにおいて最
初に実行される。さらに、応答分類機能は分類機能に優
先し、実行機能はこの応答分類機能に優先している。こ
のように、制御優先論理回路９４は、各指令レジスタに
備えられている３個の制！！ＩＩＣＡＭピットの各々か
らバッファ９６を介してそれぞれ入力を与えられている
。制御優先論理回路９４は、５つの出力を備えており、
この各出力は、ＡＮＤゲート９８をそれぞれ介して各指
令レジスタ２６接続されている。ＡＮＤゲート９８は、
指令レジスタ２６の全てのＣＡＭおよびＲＡＭセルに接
続されているワード線へ出力を供給する。このため、指
令レジスタ２６の全てのＣＡＭおよびＲＡＭセルは、読
出しまたは書込み可能状態となる。１ｌｉｌｌ　ｍ　Ｉ
光論理回路９４は、２重の優先決定を実行する。第１に
、ｉｎ機能優先に基づく優先性を確立し、第２に、指令
レジスタ優先に基づく優先性を確立する。制御ｌｌ優先
論理回路９４には、出力がもう１つあり、この出力は、
指令タイミング回路９７へ制ａｍ能信号を供給するため
のものである。

上記したように、否決論理回路２４により供給される指
令否決信号は、＠１００へ出力され、読出し／書込み論
理回路４２に対する続出し信号として機能する。この結
果、指令が否決された指令元のアドレスは、８とットバ
ス４６へ読出される。線１００は、続出し／書込み論理
回路３２の書込み入力、および否決符号回路１０２へも
接続されている。この否決符号回路１０２の出力は、Ｔ
ＤＭデータバス２２に接続されており、線１００から指
令否決信号を受信した際に予め定められた否決符号信号
を出力する。同様に、読出し／書込み論理回路３２への
富込み信号によって、特定の否決符号がデータＲＡＭ２
８に書込まれる。このため、指令レジスタ２６は、指令
が否決されたという記憶を維持することができる。

分類Ｐ　Ｌ　Ａ　１０４は、指令元から受信された演算
符号を解読するため、および解読した指令信号を出力す
るために、ＴＤＭデータバス２２に接続されている。こ
の分類Ｐ　Ｌ　Ａ　１０４は、制御優先論理回路９４か
らの出力信号、およびタイムスロット１３からの信号を
受信する。指令信号は、制御優先論理回路９４からの出
力を受信する指令タイミング回路９７へ出力される。

カウンタ１０１は、システムからクロック信号（ＣＬＫ
）を受信し、タイミング制御論理回路９９および指令タ
イミング回路９７ヘタイムスロツト信号を出力する。

このタイミング制御論理回路９９は、通話路駆動装置の
制御□□のために次のようなタイミング信号を出力する
。このタイミング信号は、Ｅ　　ＣＯＭＰ。

ＣＣＯＭＰ、ＣＰＲＧ、Ｔ　　ＤＳＧ。

Ｆ　　ＤＳＧ、ＣＴ　ＩＭＥ、ＤＲＤ、ＤＷＲ。

ＣＩＲＷＲ，ＣＦＷＲ，ＡＳＷＲ。

Ａｓ　　ＧＯＭＰ、およびＡＳＲＤである。指令タイミ
ング回路９７は、指令を実行するために次のようなタイ
ミング信号を出力する。このタイミング信号は、ＳＷＲ
，ＳＲＤ、５ＤＷＲ，５ＤＲＤ。

ＤＷＲ，ＤＲＤ、ＥＷＲ，ＥＲＤ、ＥＤＷＲ。

ＥＤＲＤ、ＥＸＷＲＯ，ＥＸＷＲｌ、Ｒ３ＷＲＯ。

Ｒ８ＷＲ１，５ＴＷＲＯ，５ＴＷＲ１，ＰＷＲ。

ＲＲＤ　　ＲＤＷＲ，ＲＤＲＤ、ＩＣＡＷＲ，およびス
イッチ１０のための書込みおよび読出し信号である。

上記した参考文献において、システムは、インターフェ
ースに適用されている入出力ポート８０を備えている。

このインターフェースは、マイクロコンピュータのよう
な制御装置を伴ったものである。このようなインターフ
ェースは、米国特許出願番号箱　　　　　号および第　
　　　　月明測置に記載されている。これら２つの特許
出願は、本願と同一日に出願されたものである。このよ
うな制御装置は、指令を出せるインテリジェンス装置と
見なすことができる。もちろん、入出力ポート８０以外
の装置は、インテリジェンス装置であって、指令を出す
ことおよびＳＯＰを開始することが可能である。ｌ！１
１１００に出力される指令否決信号。

線９０に出力されるＳＯＰ否決信号、および８ビツトバ
ス４６は、制御装置のインターフェースポートに接続さ
れている。このため、制御装置は、システムによって要
求されるこのような信号に応答することが可能となる。

通話路駆動装置の動作は、転送元が指令元になることを
要求してＴＤＭデータバス２２へ特定の符号を有するワ
ードを書込み、ゲート８２がこのワードに応答してＳＯ
Ｐ信号を出力した時に開始される。割当てられてない指
令レジスタ２６が存在すると仮定すれば、ＳＯＰ信号と
、割当て優先論理回路８８からの信号とによって、割当
てられてない指令レジスタ２６の内の最も優先する指令
レジスタ２６のＣＡＭおよびＲＡＭセルは可動状態とな
る。このため、指令元になることを要求している転送元
のアドレスは、割当てＣＡＭ部４０に書込み可能となる
。次に、ＴＤＭバス２２が指令元からデータを受信し、
割当てＣＡＭ部４０がアドレスを承認すると、データＲ
ＡＭ部２８が可動状態となり、ＴＤＭバス２２からデー
タＲＡＭ部２８へのデータの書込みが可能となる。同時
に、分類ビット７０には、論理レベル１が書込まれる。

分類ビット７０は、次のタイムスロット期間中にワード
線を生成し、分類制御機能を実行可能にする。分類＆り
御機能は、データＲＡＭ部２８のデータをＴＤＭデータ
バス２２へ読出すことによって実行され、同時に、分類
ＰＬＡ１０４も可動状態となる。分類Ｐ　Ｌ　Ａ　１０
４は、データＲＡＭ部２８に記憶されている演算符号ビ
ットを解読し、指令元から出力された指令の内の指令可
能なものを決定する。この指令可能な指令の数は、例え
ば６４指令である。この解読された指令信号およびタイ
ミング信号に応答して、指令タイミング回路９７は、複
数の書込みおよび読出し制御信号を出力する。同様に、
タイミング制御論理回路９９は、通話路駆動装置タイミ
ング信号を出力する。

これらの種々の信号は、この発明の通話路駆動装置およ
びスイッチ１０を、後で説明するタイミングチャートに
基づいて制御するために使用される。

もし、解読された指令からの要求があれば、分類機能の
後に応答分類機能が動作し、この後にに実行機能が動作
することが可能である。

分類機能は、指令レジスタの各部間でデータを移動させ
る。実行機能は、指令レジスタ２６からスイッチ１０へ
、またはスイッチ１０から指令レジスタへデータを転送
する。応答分類機能は、スイッチ１０の転送元ＣＡＭま
たは転送先ＣＡＭをＴＤＭデータバス１０へ読出し、そ
して、そのアドレスを指令レジスタ２６のデータＲＡＭ
へ書込む。

第２図は、データＲＡＭ部２８に用いられているＲＡＭ
セル１０Ｇ、およびラッチ部３０に用いられているラッ
チセル１０Ｂを概略的に示すブロック図である。ＲＡＭ
セル１０６は、トランジスタ１１０，１１２　。

１１４および１１６から成る記憶部を備えている。これ
らのトランジスタ１１０〜１１６は、通常の方法で相互
に接続されたものである。このＲＡＭセル１０６は、ダ
イナミックＲＡＭであるので、リフレッシュ手段が必要
とされる。したがって、デプレッション型のトランジス
タ１１８オよび１２０が備えられており、これらのトラ
ンジスタ１１８および１２０は、スタティックＲＡＭを
構成するような標準的な方式で接続されている。このた
め、リフレッシュ手段を用いる必要が無くなる。トラン
ジスタ１１０および１１４は、ワード線ＷＬに接続され
ている。これは、ＲＡＭセル１０６を可動状態にするた
めと、ワードｔ／ｆＡＷＬをビットＩＢＬおよびＢＬに
それぞれ接続するためである。ビット線は、５個の指令
レジスタ２６の全てに伸びており、指令レジスタ２６の
特定のビットに適合する全てのＲＡＭセルに接続されて
いる。このＲＡＭセル１０６は、前に参考文献として用
いた出願明細書に記載されているような標準的な動作を
する。ＲＡＭセル１０６に記憶されたデータは、接点１
２２および１２４へ供給される。

ラッチセル１０８は反転回路１２６を備えており、この
反転回路１２６の入力はＲＡＭセル１０６の接点１２４
に接続されている。反転回路１２θの出力は、トランジ
スタ１２８を介して、反転回路１３０の入力に接続され
ている。この反転回路１３０の出力は、トランジスタ１
３２を介してビット線ＢＬに接続されている。反転回路
１３０の出力は、反転回路１３４の入力にも接続されて
おり、この反転回路１３４の出力は、トランジスタ１３
６を介して反転回路１３０の入力に接続されている。ト
ランジスタ１２８は、応答ラッチワード線ＲＰＬＷＬに
接続され、これによって制御されている。一方、トラン
ジスタ１３Ｇは、反転応答ラッチワード線ＲＰＬＷＬに
接続され、これによって制御されている。また、トラン
ジスタ１３２は、応答ワード線ＲＷＬに接続され、これ
によって制御されている。

第３図は、割当てＣＡＭ部４０．応答ＣＡＭ部６０゜ま
たは制御ＣＡＭ部６６に用いることができる標準的なＣ
ＡＭセル１３８の回路構成を示すものである。

この標準的なＣＡＭセル１３８は、第２図に示したセル
の構成と同様なＲＡＭ記憶部、および比較部を備えてい
る。この比較部は、グランドと比較線ＧＯＭＰ　　ＯＵ
Ｔとの間に直列に接続されているトランジスタ１４０お
よび１４２を備えている。トランジスタ１４０は、接点
１２４に供給される信号に応答し、トランジスタ１４２
は、アドレス線ＡＬからの信号に応答する。トランジス
タ１４４および１４６も、グランドと比較ｍｃＯＭＰ　
　０ｔＪＴとの間に直列に接続されている。トランジス
タ１４４は、接点１２２に供給される信号に応答し、ト
ランジスタ１４６は、アドレスｌ１ｌＡＬからの信号に
応答する。

このＣＡＭセル１３８は、一対のビット線およびアドレ
ス線をそれぞれ備えている以外には、参考文献として用
いた出願明ｌＩ書に記載されているＣＡＭセルと同様な
動作をする。実際には、ビット線は、比較機能が実行さ
れる場合において、アドレス線が使用されているＷＪ間
中に、セルのＲＡＭ記憶部からの読出しおよびＲＡＭ記
憶部への書込みをするものである。

第４図は、第２図に示したような構成のＲＡＭセルに適
合する一対のビット線への書込みまたはビット線からの
読出しに用いることができる読出し／Ｉ込み回路１４８
を示すものである。この読出し／書込み回路１４８は、
読出し／書込み論理回路３２、３６．３８．５６および
５８の各ビット線対に対応する回路にそれぞれ使用され
る。回路１４８は、読出し／書込み論理回路４４お１よ
び６４にも用いることができる。読出し／書込み論理回
路１４８は、端子１５０を備えている。この端子１５０
は、バスからのデータを受信するため、またはバスへの
データをラッチするためバスの線に接続するためのもの
である。端子１５０は、出力がトランジスタ１５４を介
してビット線ＢＬに接続している反転回路１５２の入力
に接続されている。反転回路１５２の出力は、反転回路
１５６の入力にも接続されている。この反転回路１５６
の出力は、トランジスタ１５８を介してビット線８ｍに
接続されている。端子１６０は、書込み信号ＷＲを受信
するために備えられているものであって、バスからのデ
ータをビットＩＩ！ＢＬおよびＢＬに供給するために、
トランジスタ１５４１３よび１５６に接続されている。

書込み動作が実行される前に、ビット線は、プリチャー
ジ信号ＰＲＧに応答するトランジスタ１６２および１６
４によって充電される。このプリチャージ信号ＰＲＧは
、端子１６６に供給される。この端子１６６に供給され
るプリチャージ信号ＰＲＧは、トランジスタ１６２およ
び１６４をオン状態にし、これによって、ビット線には
■ＤＤ信号が供給されて、このビット線は論理レベル１
に設定される。ＲＡＭセルに記憶されているデータを読
出すために、読出し／書込み回路１４８は、ビットｌ１
ｌＢＬに接続されたトランジスタ１６８を備えている。

このトランジスタ１６８は、端子１７０に供給される読
出し信号ＲＤに応答するものである。トランジスタ１６
８は、ビット線ＢＬと反転回路１７２どの間に接続され
、この反転回路１７２の出力は、読出しデータを供給す
るための端子１５０に接続されている。読出し／書込み
回路１４８は、参考文献として用いた上記出願明細書に
記載されている動作と同様な動作をするものである。

第５図は、第３図に示したＣＡＭセル１３８と一緒に用
いることができる読出し／書込み回路１７４を概略的に
示すブロック図である。この回路１７４は、ＣＡＭセル
を制御するための読出し／書込み論理回路４２および６
２に用いられている。端子１７６は、ＣＡＭセルにデー
タを書込むため、またはＣＡＭセルからデータを読出す
ためのバスの線に接続されている。回路１７４は、第４
図に示した回路１４８に備えられた構成装置と同様な構
成装置を備えており、第４図と同じ参照符号が付けられ
ている構成装置は、第４図で記載したものと同様な動作
をするものである。さらに、回路１７４は、トランジス
タ１７８および１８０をそれぞれ介して、反転回路１５
２および１５６の出力にそれぞれ接続されているアドレ
スｌ１ｌＡＬおよびＡＬを備えている。

トランジスタ１１８および１８０は、比較動作を開始す
るための端子１８２に供給される比較信号ＧＯＭＰに応
答するものである。トランジスタ１８４は、アドレス線
ＡＬとグランドとの間に接続されており、また、トラン
ジスタ１８６は、アドレスｌ１ｌＡＬとグランドとの間
に接続されている。これらのトランジスタ１８４および
１８６は、端子１８８に供給されるディスチャージ信号
ＤＳＧによって制御されている。読出し／Ｉ込み回路１
７４の動作は、前に参考文献とした出願明細書に記載さ
れている。しかしながら、上記出願明細書に記載されて
いる回路においては、書込み、読出しおよび比較動作が
全てビット線を使用して実行されるのに対して、第５図
に記載されている回路１７４では、書込みおよび読出し
がビット線ＢＬおよびＢＬを用いて実行されている間に
、アドレス線ＡＬおよびＡＬを使用した動作が実行され
る。

第６図は、この発明に使用されるワードのフォーマット
とその構造を示すものである。上記したように、ＴＤＭ
データバス２２は、１６本の線から成る並列バスである
。このように、各データワードは、ビット０〜Ｆの１６
ビツトから成る。ビットＯ〜７は、ワードの中の低バイ
ト部であって、アドレス情報を含んでいる。この低バイ
ト部は、文字ｄで表示されている。ビット８〜Ｆは、ワ
ードの高バイト部であって、プロトコルビットＥおよび
Ｆと、文字１で表示されている演算符号ビット８〜Ｄと
から成る。上記したように、パケット開始ワードＳＯＰ
は、指令元になることができるインテリジェンス装置に
よってのみ送信されるものである。パケット開始ワード
は、プロトコルビットを含む１６ビツトから成るもので
あって、通常、ビットＥは、論理レベル１である。アド
レスビットＯ〜７は、通常、割当てＣＡＭ部４０．転送
元ＲＡＭ部３４．転送先ＲＡＭ部５４および応答ＣＡＭ
部６０に供給される。これらのＣＡＭおよびＲＡＭ部は
、８ビツトのアドレス情報を記憶することが可能である
。データＲＡＭ部２８は、１６ビツトのワード全体を記
憶することができる。分類Ｐ　Ｉ　Ａ　１０４は、８〜
Ｄの演棹符号ビットを解読するためのものである。

第７図は、指令レジスタ２６を詳細に説明するためのブ
ロック図である。割当て優先論理回路８８は、５つの列
および５つの段から構成されており、その１つの列およ
び段が、５個の指令レジスタ２６の内の１個に対応して
いる。第７図には、５つの段と、２つの列が示されてい
る。段１９０は、最も優先する指令レジスタに対応する
ものであって、ＡＮＤゲート８６の入力に接続されてい
る。このＡＮＤゲート８６には、クロック信号ＣＬＫお
よびパケット開始信号ｓＯＰも入力されている。残りの
段１９２は、次の指令レジスタと表示されているような
優先性の低い指令レジスタに接続されている。各指令レ
ジスタに対応する列は、複数のトランジスタを備えてい
る。これらのトランジスタは、段とグランドとの間に接
続され、反転回路１９４および反転回路１９６からの出
力によって制御されている。第１番目、すなわち最も優
先する指令レジスタ２６に備えられているトランジスタ
１９８は、段１９０に接続され、反転回路１９６からの
出力によって制御されている。トランジスタ２００は、
残りの段１９２に接続され、反転回路１９４からの出力
によって制御されている。５つの段は、デプレッション
型のトランジスタをそれぞれ介して、全てＶＤＤに接続
されている。これらのトランジスタは、段を論理レベル
１にするものである。

ＡＮＤゲート８６の出力は、指令レジスタの全てのＣＡ
ＭおよびＲＡＭセルへ伸びているワード線２０２に接続
している。割当てビット４８は、第３図に示したように
構成されているＣＡＭセルであって、第３図に示したワ
ード線ＷＬは、第７図のワード線２０２に対応し、比較
出力ＣＯＭＰ　　ＯＵＴは、第７図の比較＄１２０４に
接続されている。割当てビット４８のアドレス線および
ビット線は、読出し／書込み回路５０に接続されている
。この回路５０は、トランジスタ２０６および２０８を
備えている。

これらのトランジスタ２０６および２０８は、ワード線
２０２から論理レベル１が供給されることによって動作
状態となる指令レジスタの割当てビットへ、論理レベル
１を書込むために用いられている。トランジスタ２０６
および２０８は、割当てビットへ論理レベル１を書込む
ための信号ＣｒＷＲに応答するものである。トランジス
タ２１０および２１２は、ＣＦＷＲ信号が論理レベル１
になることに応答して比較動作を開始するために、アド
レス線に接続されている。読出し／書込み回路５２は、
トランジスタ２１４および２１６を備えている。これら
のトランジスタ２１４および２１６は、割当てられてな
い指令レジスタに備えられている動作状態の割当てビッ
ト全てに対して、論理レベルＯを書込むための信号Ｉ　
ＣＡＷＲに応答する。

比較動作が開始される前に、比較＠　２０４は、論理レ
ベル１にプリチャージされなければならない。

これは、信号ＦＤＳＧに応答するトランジスタ２１８に
よって達成される。比較線２０４は、トランジスタ２２
０を介して、反転回路１９４の入力に接続されている。

トランジスタ２２０は、クロック信号に応答し、比較線
と反転回路１９４との接続を制御している。

転送元が指令元になることを要求し、指令元に割当てら
れる指令レジスタ２Ｇを有した時に、転送元は、固有の
符号化された信号を発生する。第１図に示されているゲ
ート８２は、この符号を解読し、パケット開始信号ＳＯ
Ｐを出力する。指令レジスタを指令元に割当てるための
第１のステップは、５個の指令レジスタの全ての割当て
ビットにおける比較動作を実行することである。この比
較動作は、記憶されているビットと論理レベル１とを比
較するものである。割当てられ、論理レベル１が書込ま
れた割当てビットを有するレジスタにおいては、比較線
２０４が論理レベル１を維持し、一方、割当てられない
レジスダにおいては、比較線２０４が論理レベルＯとな
る。クロック信号に応答するトランジスタ２２０は、比
較線２０４と反転回路１９４とを接続する。トランジス
タ１９８及び２００がオフ状態である場合には、クロッ
ク信号を受信する前に、段１９０および１９２の全ては
、ＶＤＤに接続されたディプレッション型のトランジス
タによって、論理レベル１になる。もし、第７図に示さ
れている第１の指令レジスタが、比較動作し、比較線２
０４に論理レベル１を出力した場合には、トランジスタ
１９８がオン状態となるので、段１９０は、論理レベル
Ｏとなる。一方、トランジスタ２００は、オフ状態が維
持される。もし、次の指令レジスタが割当てられない場
合には、この指令レジスタに備えられたトランジスタ１
９８は、オフ状態が維持される。一方、この列のトラン
ジスタ２００′は、オン状態となり、トランジスタ２０
０が接続されている段は、論理レベルＯとなる。このよ
うに、割当てられない最も優先する指令レジスタに対応
する段だけが、論理レベル１を維持する。

第１の指令レジスタに備えられた割当てビットが、論理
レベルＯすなわち割当てられてない場合には、段１９０
は論理レベル１に維持され、一方、段１９２は、論理レ
ベル０となる。比較動作の後で、ＳＯＰ信号は、ＡＮＤ
ゲート８６に供給され、次のクロックパルスで、ワード
線２０２は、論理レベル１となる。このため、この指令
レジスタの全てのＣＡＭおよびＲＡＭレジスタが動作状
態となる。

ワード線２０２に対して、論理レベル１が書込まれた場
合には、信号ＣＩＷＲが読出し／書込み回路５０に供給
されて、割当てビット４８に論理レベル１が書込まれる
。これによって、この指令レジスタが割当てられたこと
を表示する。論理レベル１が割当てビットに書込まれた
時に、新しい指令元のアドレスは、転送元アドレスバス
１８から割当てＣＡＭ部４０へ、読出し／書込み論理回
路４２を介して書込まれる。

比較動作が開始された場合において、５個の指令レジス
タ２６が全て割当てられたことが検出されると、割当て
優先論理回路８８の５つの段が全て論理レベルＯとなる
。割当て優先論理回路８８の段は、ＮＯＲゲート２２２
に接続されている。このＮＯＲゲート２２２は、入力が
全て論理レベルＯの場合に、ＣＲＦｔＪＬＬとして表示
されている論理レベル１の出力を供給するものである。

このＣＲＦＵＬＬ信号は、クロック信号ＣＬＫおよびＳｏＰ
信号と共に、ＡＮＤゲート８４へ出力される。このＡＮ
Ｄゲート８４は、これらの信号に応答して、転送元のパ
ケット開始要求が否決されたことを示すＳＯＰ否決信号
を出力する。

割当てＣＡＭ部４０は、第３図に示したようなＣＡＭセ
ルから構成されるものであって、ワード線２０２および
比較線２２４に接続されている。割当てＣＡＭ部４０を
構成するＣＡＭセルのビット線は、読出し／書込み論理
回路４２に接続されている。この読出し／書込み論理回
路４２は、第５図に示したような回路から構成されるも
のである。論理回路４２は、転送元アドレスバス１８に
接続され、また、この論理回路４２は、ＡＳＷＲ，ＡＳ
ＲＤおよびＡＳＣＯＭＰ信号を受信する。ビット線は、
読出し／書込み論理回路４４にも接続されている。この
論理回路４４は、第４図に示したような回路から構成さ
れるものであって、データバス２２に、接続されている
。論理回路４４は、読出し／書込み信号ＡＤＷＲおよび
ＡＤＲＤを受信する。

割当てＣＡＭ部４０から８ビツトバス４６へ８つの出力
が供給されているが、簡単のために、その内の１つの出
力だけが示されている。線１００からの指令信号に応答
するトランジスタ２２６は、ビット線ＢＬと、ＮＯＲゲ
ート２２８の入力との間に接続されている。このＮＯＲ
ゲート２２８のもう一方の入力は、トランジスタ２３０
を介して、ビット線ＢＬ゛に接続されている。トランジ
スタ２３０は、線９０からのＳＯＰ否決信号に応答する
ものである。

ＮＯＲゲート２２８の出力は、８ビツトバス４６の一本
の線に接続されている。

バッファ２３２は、比較線２２４から比較＠　２０４を
絶縁するために、比較線２０４と比較線２２４との間に
接続されている。トランジスタ２３４は、ＶＤＤと比較
線２２４との間に接続されており、比較線２２４をプリ
チャージするためのＦＤＳＧ信号に応答する。

このようにして、割当てＣＡ　Ｍ　４０は、読出し／書
込み論理回路４４を介してデータバス２２から書込まれ
る８ビツトのアドレス、またはデータバス２２へ読出さ
れる８ビツトのアドレスを記憶する。さらに、割当てＣ
Ａ　Ｍ　４０は、読出し／書込み論理回路４２を介して
、転送元アドレスバスからの書込みまたは転送元アドレ
スバスへの読出しが行われるアドレスを記憶することが
できる。割当てＣＡＭ４０における比較動作は、読出し
／書込み論理回路４２を介して達成され、この比較は、
ＡＳＣＯＭＰ信号に応答するアドレス線を介して行われ
る。

ＡＮＤゲート２３６の入力の一方は比較線２２４に接続
され、その出力はワード線２０２に接続されている。ま
た、ＡＮＤゲート２３６のもう一方の入力は、クロック
ＣＬＫに接続されている。割当てＣＡ　Ｍ　４０におい
て比較動作が実行され、比較線２２４へ論理レベル１が
出力された時に、ＡＮＤゲート２３６は、論理レベル１
の信号をワードｔｉＡ２０２へ出力する。比較線２２４
は、ＡＮＤゲート２３８の入力にも接続されている。こ
のＡＮＤゲート２３８の他の一方の入力は、反転クロッ
ク信号ＣＬＫに接続されている。ＡＮＤゲート２３８は
、ＲＰＬＷＬ信号を反転回路２４０の入力へ出力する。

この反転回路２４０は、ＲＰＬＷＬ信号を出力する。

転送元ＲＡＭ３４は、第２図に示した記憶部１０６のよ
うに構成されるＲＡＭセルを８個を備えている。ＲＡＭ
セルのビット線は、第４図に示したような回路を備えて
いる読出し／書込み論理回路３６へ伸びている。この論
理回路３６は、転送元アドレスバス１８に接続されてお
り、また、読出し／書込信号ＳＲＤおよびＳＷＲを受信
している。各転送元ＲＡＭセルのビット線は、各指令レ
ジスタの対応するＲＡＭセルを介して、読出し／書込み
論理回路３８へも伸びている。この論理回路３８は、第
４図に示したような回路を備えるものであって、データ
バス２２に接続され、読出し／書込み信号５ＤＲＤおよ
び５ＤＷＲを受信する。転送元ＲＡＭ３４は、転送元ア
ドレスバス１８またはデータバス２２のいずれかからの
書込みまたはいずれかへの読出しが行われる８ビツトア
ドレスを記憶するためにだけ動作するものである。転送
元ＲＡＭ部３４のセルは、ワード線２０２に接続されて
おり、これによって、動作状態にされる。

データＲＡＭ部２８およびラッチ部３ｏは、第２図に示
したようなデータＲＡＭおよびラッチセルを１６個備え
ている。このＲＡＭセルは、ワード線２０２に接続され
、ビット線は、読出し／書込み論理回路３２へ伸びてい
る。この読出し／書込み論理回路３２は、第４図のよう
に構成された回路を備えている。読出し／書込み論理回
路３２は、データバス２２に接続され、制御信号ＤＷＲ
およびＤＲＤを受信している。ラッチ部３０のセルは、
ＲＰＬＷＬ。

ＲＰＬＷＬ、および次に説明するようなＲＷＬ信号を受
信するために備えられている。

データＲＡＭ部２８は、読出し／書込み論理回路３２に
よって、データバスからの書込みまたはデータバスへの
読出しを実行することができる。ラッチ部３０は、比較
線２２４がらの比較信号に応答して供給されるＲＰＬＷ
ＬおよびＲＰＬＷＬ信号を受信した場合に、記憶セル部
１０６に記憶されたビットを、ラッチ部１０８に記憶さ
せるものである。ラッチ部３０に記憶されたデータは、
ＲＷＬ信号が論理レベル１になった時に、ビットＩＩＢ
Ｌへ読出し可能となる。このため、適合する信号が供給
された時に、データＲＡＭ２８およびラッチ部３０の両
方からデータバスへ、信号が読出し可能となる。

転送先ＲＡＭ部５４は、各指令レジスタ当り、８個のＲ
ＡＭセルを備えている。各ＲＡＭセルは、第２図に示し
た記憶セル部１０６のように構成されている。記憶セル
１０６は、ワード線２０２および一対のビット線に接続
されている。この一対のビット線は、第４図のように構
成された回路を備えた読出し／書込み論理回路５６及び
５８に接続されている。読出し／書込み論理回路５６は
、転送先アドレスバス２０に接続され、制御信号ＲＷＲ
およびＲＲＤを受信する。一方、読出し／書込み論理回
路５８は、データバス２２に接続され、制御信号ＲＤＷ
ＲおよびＲＤＲＤを受信する。

応答ＣＡ　Ｍ　６０は、各指令レジスタ当り、８個のＣ
ＡＭセルを備えている。各ＣＡＭセルは、第３図のよう
に構成されたものであって、ワード線２０２と、一対の
ビット線およびアドレス線に接続されている。一対のビ
ット線およびアドレス線は、第５図のように構成された
回路を備えた読出し／書込み論理回路６２に接続されて
いる。この読出し／書込み論理回路６２は、転送先アド
レスバス２０に接続され、制御信号ＥＷＲ，ＥＲＤおよ
びＥＣＯＭＰを受信する。一対のビット線は、第４図の
ように構成された回路を備えた読出し／書込み論理回路
６４にも接続′されている。この続出し／書込み論理回
路６４は、データバス２２に接続され、＃Ｊ　’ａ信号
ＥＤＷＲおよびＥＤＲＤを受信している。

第３図に示したＣＡＭセルの比較出力Ｇ　ＯＭ　Ｐ　　ＯＵ　Ｔ　ＩＩ　ハ、ＡＮＤケート２
４４　（７）入力に接続された比較線２４２に接続され
ている。このＡＮＤゲート２４４のもう一方の入力はク
ロック信号ＣＬＫに接続されており、その出力としてＲ
ＷＬ信号を出力する。トランジスタ２４６は、比較１１
２４２と■ＤＤとの間に接続され、ＴＤＳＧ信号に応答
して、比較線２４２へのプリチャージを実行するための
ものである。

このように、応答ＣＡ　Ｍ　６０において、アドレス線
と記憶されているデータとの間の比較動作が実行された
時、比較結果信号はゲート２４４へ出力され、このゲー
ト２４４はラッチ部３０へＲＷ　Ｌ信号を出力する。こ
のため、ラッチ部３０に記憶されたデータは、データバ
ス２２へ読出される。読出し／書込み論理回路６２およ
び６４を介して、応答ＣＡＭ部６０からのアドレスの読
出し、および応答ＣＡＭ部６０へのアドレスの書込みが
実行される。

実行ビット６８．応答分類ビット７２および分類ビット
１０はＣＡＭセルから形成され、これらのビットは各指
令レジスタ２Ｇにそれぞれ備えられている。

各ビットは、ワード線に接続されているので、ワード線
が論理レベル１になった時に、各ビットは動作状態とな
る。分ｍ　ＣＡ　Ｍ　７０は、一対のビット線を備えて
おり、この一対のビット線の一端は、書込み回路７５に
接続され、他の一端は、比較書込み回路７６に接続され
ている。書込み回路７５は、グランドとＶｏｏとの間に
それぞれ接続されたトランジスタ２４６および２４８を
備えている。これらのトランジスタ２４６および２４８
は、分類ＣＡ　Ｍ　７０に論理レベル１を書込むための
信号５ＴＷＲ１に応答するものである。比較書込み回路
７６は、ビット線ＢＬおよびＢしをそれぞれｖＤＤおよ
びグランドに接続しているトランジスタ２５０および２
５２を負えている。トランジスタ２５０および２５２は
、分類ＣＡ　Ｍ　７０へ論理レベル０を書込むために、
信号５ＴＷＲＯに制御されている。比較書込み回路７６
は、アドレス線に工およびＡしをそれぞれグランドおよ
びｖＤＤに接続しているトランジスタ２５４および２５
６も備えている。これらのトランジスタ２５４および２
５６は、分類ＣＡＭに論理レベル１との比較動作を実行
させる信号ＣＣＯＭＰによって制御されている。分類Ｃ
ＡＭγ０は、信号ＣＰＲＧに応答するトランジスタ２６
０によってプリチャージされる比較出力線２５８を備え
ている。

コノ比較出力線２５８ハ、ＣＣＯＭＰ　　ＯＵＴ信号を
出力する。

応答分類ＣＡ　Ｍ　７２は、比較書込み回路７８に接続
された一対のビット線およびアドレス線を備えている。

応答分類ＣＡＭセルγ２のビット線は、このビット線「
ＴおよびＢ［をそれぞれグランドおよびＶｏｏに接続す
るトランジスタ２６２および２５４を備えた書込み回路
７７に接続されている。上記トランジスタ２６２および
２６４は、応答分類ＣＡＭセルに論理レベル１を１込む
ための信号Ｒ８ＷＲ１に応答している。これらのビット
線は、ビット線ＢしおよびＢＬをそれぞれｖＤＤおよび
グランドに接続する比較書込み回路７８に備えられたト
ランジスタ２６６および２６８にも接続されている。上
記トランジスタ２６６および２６８は、応答分類ＣＡＭ
に論理レベルＯを書込むための信号Ｒ８ＷＲＯに応答し
ている。アドレスＭＡＬおよびＡＬは、信号ＣＣＯＭＰ
に応答して、アドレス線ＡしおよびＡしを、それぞれグ
ランドおよびＶｏｏに接続するトランジスタ２７０およ
び２７２にそれぞれ接続されている。ＣＣＯＭＰ信号が
論理レベル１の場合に、比較動作は開始される。応答分
類ＣＡＭ７２は、信号ＣＰＲ’、に応答するトランジス
タ２７６により論理レベル１にプリチャージされる比較
出力＠２７４を備えている。この比較出力線２７４は、
ＣＣＯＭＰ　　ＯＵＴ信号を供給するものである。

実行ＣＡ　Ｍ　６８は、一対のビット線を喝えている。

この一対のビット線の一端は、比較書込み回路７４に接
続され、他の一端は、書込み回路７３に接続されている
。この書込み回路７３は、ビット轢百ＴおよびＢＬをそ
れぞれグランドおよびＶＤＤに接続するためのトランジ
スタ２７８および２８０を備えている。トランジスタ２
７８および２８０は、実行ＣＡＭセルに論理レベル１を
書込むための信号ＥＸＷＲＩに応答するものである。比
較書込み回路１４は、ビットＩ！ＢＬおよびＢＬをそれ
ぞれＶＤＤおよびグランドに接続するためのトランジス
タ２８２および２８４を備えている。このトランジスタ
２８２および２８４は、実行ＣＡＭセルに論理レベルＯ
を書込むための信号ＥＸＷＲＯに応答するものである。

アドレス線「およびＡＬは、このアドレスｖｉＡＡＬお
よびＡ［をそれぞれグランドおよびｖＤＤに接続するト
ランジスタ２８６および２８８にそれぞれ接続されてい
る。このトランジスタ２８６および２８８は、比較動作
を開始するための信号ＣＣＯＭＰに応答する。ここでの
比較動作は、実行ＣＡＭセルが論理レベル１に比較され
るものである。実行ＣＡ　Ｍ　６８は、信号ＣＰＲＧに
応答するトランジスタ２９２により論理レベル１にプリ
チャージされる比較出力線２９０を備えている。

こ（Ｄ比較出力線２９０ハ、ＣＣＯＭＰ　　ＯＵＴ信号
を供給するものである。

比較出力線２９０　、２７４および２５８は、信号ＣＣ
ＯＭＰに応答するトランジスタ２９４を介して、バッフ
Ｆ２９６　、２９８および３００の入力にそれぞれ接続
されている。このバッファ２９６　、２９８および３０
０は、第１図のブロック図で示したバッファ９６を詳細
に示したものであって、これらのバッファは、比較出力
線を制御Ｄｆ！先論理回路９４に接続する。

上記したように、制御機能論理回路９４は、第１に、制
ｎｔｉ能の優先性を確立し、次に、指令レジスタの優先
性を確立する。制御機能優先は、３つの段、すなわち、
分類制６１１機能に適合する段３０２゜応答分類出力に
適合する段３０４および実行側ｔＩ１機能に適合する段
３０６よって達成される。これらの段は、５個の指令レ
ジスタ全てに備えられており、トランジスタ３２６およ
び３２８がオフ状態の時に、ＶＤＤＩ３よびデプレッシ
ョン型トランジスタによって、論理レベル１に維持され
る。トランジスタ３０８　、３１０および３１２は、段
３０２　、３０４および３０６にそれぞれ接続され、論
理レベル１の比較出力信号ＣＣＯＭＰ　　ＯＵＴに応答
して、これらのトランジスタに接続された段をそれぞれ
論理レベルＯにするように動作する。比較出力信号ＣＣ
ＯＭＰ　　ＯＵＴは、比較出力線２５８　、２７４およ
び２９０からそれぞれ供給されるものである。

このように、もし、各段に接続された制御ＣＡＭが論理
レベル１の比較出力を供給すると、この制御ＣＡＭに対
応する段は論理レベルＯとなる。

これらの段の一端は、反転回路３０１．ＮＯＲゲート３
０３およびＮＯＲゲート３０５を備えた制御機能論理回
路に接続されている。実行機能に対応する段３０６は、
実行ＣＡ　Ｍ　６８のどれかが、比較出力を出力した時
に、論理レベル１の実行出力を供給する反転回路３０１
に接続されている。ＮＯＲゲート３０３の入力は、段３
０４および反転回路３０１の出力に接続され、応答分類
ＣＡＭが比較動作を実行し、さらに実行指令出力が論理
レベルＯである場合にだけ、ＮＯＲゲート３０３は論理
レベル１の応答分類出力を供給する。ＮＯＲゲート３０
５の入力は、段３０２１反転回路３０１の出力およびＮ
ＯＲゲート３０３の出力に接続され、分類ＣＡＭが比較
動作を実行し、応答分類出力および実行出力の両方が論
理レベルＯの場合にだけ、ＮＯＲゲート３０５は論理レ
ベル１の分類出力を出力する。

ＡＮＤゲート３１４の入力は、バッファ３００１段３０
４および段３０６に接続され、このＡＮＤゲート３１４
の出力は、ＮＯＲゲート３１８の入力に接続されている
。ＡＮＤゲート３１６の入力は、バッファ２９８および
段３０６に接続され、その出力は、ＮＯＲゲート３１８
の入力に接続されている。

ＮＯＲゲート３１８は、さらに、バッファ２９６に接続
された入力を喝えている。このＮＯＲゲート３１８の出
力は、反転回路３２０に接続されている。

制御優先論理回路９４の指令レジスタ優先部は、指令レ
ジスタ２６の数に対応した５列５段の回路構成から成る
。この回路は、段３２２および３２４を備えており、こ
の段３２２は、最も優先する指令レジスタに対応し、段
３２４は、優先度の低い指令レジスタに対応するもので
ある。各段の一端に、ＶＤＤとデプレッション型トラン
ジスタを用いることによって、この回路に備えられてい
るトランジスタにより論理レベルＯに設定されない場合
には、各段には論理レベル１が維持される。列は、指令
レジスタに対応するものであって、各列は、その列の指
令レジスタに対応する段に接続されたトランジスタ３２
６．および優先度の低い指令レジスタに対応する段に接
続されたトランジスタ３２８を備えている。トランジス
タ３２６は、ＮＯＲゲート３１８から供給される論理レ
ベル１の信号に応答して、その指令レジスタに適合する
段を論理レベル○にする。一方、トランジスタ３２８は
、反転回路３２０の出力によって制御されるものであっ
て、論理レベル１が供給されると、優先度の低い指令レ
ジス夕に対応する全ての段を論理レベルＯにする。この
ように、最も優先する指令レジスタを制御するためには
、反転回路３２０の出力に論理レベル１を供給し、最も
優先する指令レジスタに対応する段を論理レベル１にす
る必要がある。

ＡＮＤゲート９８は、このゲート９８が備えられている
制御レジスタに対応する段に接続された入力と、ＣＴＩ
ＭＥ信号を受信する入力と、クロック信号ＣＬＫを受信
する入力とを備えている。このＡＮＤゲート９８の出力
は、ワード線２０２に接続されている。このように、も
し、ＣＴＩＭＥおよびＣＬＫ信号が論理レベル１である
期間中に、指令レジスタに対応する段が論理レベル１で
あるならば、ゲート９８は、ワード線２０２へ論理レベ
ル１を出力する。これによって、この指令レジスタのＣ
ＡＭおよびＲＡＭは、動作状態となる。

第８図は、分類ｐ　ｌ　Ａ　１０４および指令タイミン
グ回路９７として用いることが可能な回路の一実施例を
示すものである。

上記したように、分類Ｐ　Ｌ　Ａ　１０４は、データワ
ードの中の８からＤのビットを受信するために、データ
バス２２に接続されている。これらの８からＤのビット
は、指令を指定する演算符号を含むのものであって、こ
の指令は、通話路駆動装置に送られるものである。分類
ＰＬＡは、ラッチ回路３３０を備えている。このラッチ
回路３３０は、分類信号およびタイムスロット１３信号
を受信するゲート３３１を備えている。もし、分類が実
行され、この分類出力がゲート３１に入力されたならば
、各ビットは、タイムスロット１３で、ラッチ回路３３
０にクロック入力される。各演算符号ビットは、ビット
および反転ビットとして、ラッチ３３０の出力に発生さ
れる。このため、ラッチ３３０は、１２本の出力線３３
２を備えている。この出力線３３２は、マトリクスを形
成するために、複数の段３３４により選択的に接続され
る。段３３４の数は、通話路駆動装置によって実行され
ることができる指令の数に対応している。これらの段は
、マトリクス内に備えられたトランジスタにより論理レ
ベル０に設定されない時には、それぞれの段の一端に形
成されたデプレッション型トランジスタ、および■ＤＤ
によって、論理レベル１に維持される。斜線で表示され
たトランジスタは、列と段の相互接続部に選択的に配置
されている。この列および段は、ビット８からＤの符号
化された演算指令を解読するためのものである。このよ
うに、分類ＰＬＡに供給される各指令において、段３３
４の内の１つだけが論理レベル１を維持するので、実行
されるべき特定の指令が決定される。

段３３４は、もう一方の列３３８の組に伸びており、そ
こで別のマトリクスを形成している。列３３８は、通話
路駆動装置で用いられる書込みまたは読出し信号、およ
び指令を実行するためのスイッチに対応している。さら
に、６つの段３４０　、３４１　、３４２　。

３４３　、３４４および３４５が備えられている。段３
４０゜３４１および３４２は、第７図に示した分類出力
、応答分類出力および実行出力にそれぞれ接続されてい
る。これらの機能出力は、比較出力ＣＣＯＭ　Ｐ　　ＯＵ　Ｔ　カＩＮ能出力ヲ行なうＣＡ
Ｍセルに供給された場合に、論理レベル１を出力するも
のである。段３４３　、３４４１５よび３４５は、タイ
ムスロット信号ＴＳ１３．　ＴＳ１４およびＴ　Ｓ　１
５にそれぞれ接続されている。列３３８は、トランジス
タ３４６がオフ状態の時に、列３３８にそれぞれ接続さ
れたデプレッション型のトランジスタ、およびＶｏｏに
よって、論理レベル１に設定される。マトリクス内にト
ランジスタ３４６を配置することにより、指令の解読に
基づいて選択された特定の列３３８を論理レベルＯにす
ることができる。反転回路３４８は、選択された列の論
理レベル０を論理レベル１に変換するために、列３３８
に配置されている。段３４０から３４５は、別のマトリ
クスを形成するために、列３３８に選択的に接続されて
いる。このマトリクスは、解読された指令の実行のため
に必要な種々の読出しおよび書込み信号のタイミングを
制御するためのものである。反転回路３５０は、段３４
０から３４５の入力とマトリクスとの間に配置されてい
る。トランジスタ３５２は、各続出しおよび書込み信号
のタイミングを定めるために、マトリクスの相互接続部
に配置されている。例えば、出力３５４は、タイムスロ
ット１３の期間中に分類機能が実行された時に、論理レ
ベル１の信号を出力する。出力３５６は、タイムスロッ
ト１４の期間中に応答分類機能が実行された時に、論理
レベル１の信号を出力する。同様に、出力３５８は、タ
イムスロット１４の期間中に実行機能が実行された時に
、論理レベル１の信号を出力する。このように、指令タ
イミング回路９１の種々の出力は、適合するタイムスロ
ット期間中において、指定された制ｍＩＩ能が実行され
た時に、上記したような読出しおよび書込み制御信号を
出力するものである。

前に参考文献として用いた米国特許出願明ａｌｌ！１に
は、０から１５までの１６タイムスロツト周期で動作す
るスイッチ１０が示されている。この発明においても、
１６タイムスロツト周期での動作が、カウンタ１０１に
よって実行される。このカウンタ１０１は、システムか
らのクロック信号ＣＬＫを受信するものである。１６タ
イムスロツトは、１チヤンネルの時間であり、上記した
ように、１フレーム当りのチャンネル数は３２チヤンネ
ルである。

第９図は、通話路駆動装置を制御するために使用される
種々の信号のタイミングを示すものである。第９図に示
したようなタイミングによって、Ｓｌから８５までの５
つの転送元と、ＤｌがらＤ６までの６つの転送先とを接
続することができる。これらの転送元および転送先は、
第１図に示したポート８０のような入出力ポート、また
は、ＰＣＭ系のチャンネルおよびポートである。第９図
に示すような１６タイムスロツトのチャンネルタイム期
間中において、ＴＤＭデータバスは、タイムスロット２
から１２までのタイムスロット期間中に、転送元および
転送先にアクセスされる。

この期間は、入出力ポート８０が、データバスへデータ
をラッチするため、または、データバスからデータを受
信するために、タイムスロット（ＴＳ）信号によってス
トローブされる期間である。転送元が指令光になること
を要求する固有の符号語が、ゲート８２に供給されるの
は、転送元がデータバスにアクセスするタイムスロット
の内の１タイムスロット期間である。この符＠語に応答
して、ゲート８２は、第９図に斜線で示されているＳＯ
Ｐ信号を出力する。この斜線で示されたＳＯＰ信号は、
固有の符号が転送元タイムスロットの１つに承認される
かどうかに基づいて、固有の符号語がゲート８２に供給
されること、または、供給されないことを示している。

転送元がＴＤＭデータバスに接続されることに先だって
、割当てビットは論理レベル１の信号と比較される。こ
の比較は、ＣＦＷＲ信号によって開始される。この比較
動作により、割当優先論理回路が更新され、これにより
、ＣＲＦＵＬＬ信号の発生が導かれる。このＣＲＦＵＬ
Ｌ信号は、第９図で斜線により示されており、これは、
全ての指令レジスタが割当てられているかどうかに基づ
いて、ＯＲＦＵＬＬ信号が論理レベル１またはＯになる
ことを示している。もし、ＯＲＦＵＬＬ信号が論理レベル１になるならば、タイム
スロット３のクロック信号およびＳＯＰ信号は、ＳＯＰ
否決信号の発生を導く。

転送元がＴＤＭデータバスに接続される時間の１タイム
スロツト前において、転送元アドレスは、転送元アドレ
スバスにより出力されて、読出し／書込み論理回路４２
に供給される。ＡＳＷＲ信号は、ＳＯＰ否決信号の発生
と同時に発生される。このため、転送元アドレスバスか
らの転送元アドレスは、割当てＣＡ　Ｍ　４０のビット
線に書込まれる。そして、ビット線の信号は、トランジ
スタ２３０にＳＯＰ否決信号が供給されることにより、
８ビツトバスへ読出される。

もし、割当てられてない指令レジスタがあり、ＳＯＰ否
決信号が発生されないならば、ＳＯＰ信号およびクロッ
ク信号は、最も優先する割当てられてない指令レジスタ
のワードｌ１１２０２に、論理レベル１のワード線信号
ＷＬを発生させる。このワード線は、特定の制御レジス
タの全てのＣＡＭおよびＲＡＭを動作状態にすることが
できる。このワード線信号ＷＬと同時に、ＣＩＷＲ信号
と共にＡＳＷＲ信号が供給される。これらの信号によっ
て、割当てＣＡ　Ｍ　４０は、転送元を表示している転
送元アドレスバスからのアドレスを、割当てられた指令
レジスタに鳥込むことができる。ＣＩＷＲ信号によって
、割当てビット４８に論理レベル１が書込まれるので、
転送元への指令レジスタの割当てが示される。上記した
信号のタイミングは、特定の転送元に対して指令レジス
タを割当てるため、および割当てＣＡ　Ｍ　４０に転送
元アドレスを書込むために必要とされるものである。

例えば、指令レジスタが転送元Ｓ１に割当てられた場合
には、転送元Ｓ１のアドレスが、割当てＣＡ　Ｍ　４０
に書込まれる。次のフレーム期間中に、転送元アドレス
バスが、読出し／書込み論理回路４２へ転送元アドレス
を出力する。タイムスロット２および３の期間に、転送
元アドレスＳ１が発生され、タイムスロット２の後半の
期間で、読出し／／書込み論理回路４２へ、ＡＳＣＯＭ
Ｐ信号が供給される。このＡＳＣＯＭＰ信号は、割当て
ＣＡＭ４０における比較動作を開始させるためのもので
ある。転送元アドレスＳ１が割当てＣＡ　Ｍ　４０に書
込まれることにより、論理レベル１の比較出力が、線２
２４に出力される。この出力により、ゲート２３６を介
して、ワード線２０２にワード線信号Ｗしを発生させる
ことができる。このようにして、指令レジスタの全ての
ＣＡＭおよびＲＡＭが動作状態になる。ＣＡＭおよびＲ
ＡＭが動作状態である間のタイムスロット３の後半の期
間に、ＤＷＲ信号は、データＲＡＭに適合している読出
し／書込み論理回路３２に供給される。このＤＷＲ信号
により、ＴＤＭデータバスの情報は、データＲＡＭ２８
へ書込まれる。このデータの処理は、次に説明されてい
る。ＤＷＲ信号と同時、すなわち、タイムスロット３の
後半の期間で、ＳＴ’ｌＡ／Ｒ１信号が供給され、分類
ＣＡ　Ｍ　７０に論理レベル１が書込まれることも注意
すべきことである。これは、分類別ｓ機能に対して、デ
ータＲＡＭに記憶されたデータを処理することを指示す
るものである。

応答ラッチ部３０および応答ＣＡＭ部６０の動作を説明
するに当り、タイムスロット２の後半の期間で、ＡＳＣ
ＯＭＰ信号が読出し／書込み論理回路４２に供給されて
、比較動作が実行されることを注意されたい。この比較
動作の結果、割当てＣＡＭ４０から比較出力線２２４へ
論理レベル１が出力される。この論理レベル１およびタ
イムスロット３でのクロック信号よって、ワード線２０
２にワード線信号ＷＬが発生される。しかしながら、タ
イムスロット３の後半の期間の前に、比較出力線信号２
２４とクロック信号ＣＬＫがゲート２３８に供給される
ことによって、ＲＰＬＷＬ信号が発生される。

このようにして、ＲＰＬＷＬおよびＲＰＬＷＬ信号は、
ワード線信号Ｗしが発生する寸前すなわちタイムスロッ
ト３の前半の期間で、ラッチ部３０に供給される。この
ＲＰＬＷＬおよびＲＰＬＷＬ信号によって、データＲＡ
Ｍ部２８に記憶されていたデータを、このデータがＷし
信号が発生されるタイムスロット３の後半の期間中に生
じるデータバスからの新しいデータの書込みにより消去
される前に、ラッチ部３０へ転送することができる。ラ
ッチ部３０に記憶されたデータは、応答ＣＡＭ部６０の
比較動作の開始によって、転送先へ読出し可能となる。

転送先アドレスと応答ＣＡ　Ｍ部６０に記憶されたアド
レスとを比較するために供給されるＥＣＯＭＰ信号の発
生と同時に、転送先アドレスは、転送先アドレスバス２
０に供給される。もし、比較が実行されたならば、線２
４２は論理レベル１となり、この論理レベル１は、ゲー
ト２４４の入力に供給される。タイムスロット２のクロ
ック信号がゲート２４４に供給された場合には、このゲ
ート２４４からＲＷＬ信号が出力される。これにより、
ラッチ部３０のデータは、データＲＡＭのビット線ＢＬ
に読出される。ＲＷＬ信号の発生と同時に、０Ｒ（）信
号が読出し／Ｉ込み論理回路３２へ供給されて、データ
ＲＡＭビットＩＩＢＬの信号がデータバス２２へ出力さ
れる。

データＲＡＭ１．：１９込まれた指令、およびビット８
からＤまでの特定の演葬符号（ＯＰ　　Ｃ０ＤＥ）は、
連続するチャンネル内のタイムスロット１３からタイム
スロット１５までの期間で実行される。

第９図において、ＣＴＩＭＥ信号が、タイムスロット１
３から１５の期間で発生されていることに注意されたい
。このＣＴＩＭＥ信号は、最も優先的に実行される機能
を有する最も優先する指令レジスタの適合するワード線
にワード線信号を供給するために、ゲート９８に供給さ
れる。

ＣＰＲＧ信号は、３つの制御ＣＡＭ、すなわち実行ＣＡ
Ｍ、応答分類ＣＡＭおよび分類ＣＡＭのそれぞれの比較
出力線をプリチャージするために、タイムスロット１３
の前半の期間で発生される。

プリチャージが実行された後、ＣＣＯＭＰ信号は、タイ
ムスロット１３の後半の期間で、各制御ＣＡＭに供給さ
れる。これは、論理レベル１をＣＡＭに記憶するかどう
かを決定するために、論理レベル１との比較動作を行な
うためである。もし、適合するＣＡＭに論理レベル１が
書込まれていたならば、比較出力線には、論理レベル１
のＣＣＯＭＰ　　０ＬＪＴ信号が出力される。この比較
動作の結果、制御優先論理回路９４Ｇ、ｔ、５ａＩｉＩ
の指令レジスタの内のいずれかの論理レベル１が書込ま
れた制御１１ＣＡＭに対して、最も優先する機能に対応
する機能出力、すなわち、分類出力、応答分類出力また
は実行出力を供給する。ゲート９８は、最も優先する制
ｔｉ［ＩＦＲ能動作を待機している最も優先する指令レ
ジスタに備えられたワード線に論理レベル１を供給する
。

第１０図は、分類または応答分類機能を実行するための
タイミングを示すものである。比較動作が実行される前
に、比較出力線は、ＣＰＲＧ信号により、タイムスロッ
ト１３の前半の期間で論理レベル１に設定される。タイ
ムスロット１３の後半の期間で、比較動作が実行され、
もし、比較の結果が同一である場合は、比較出力線には
論理レベル１が維持され、諌た、同一でない場合は、第
１０図に示したＣ　　ＣＯＭＰ　　ＯＵＴの斜線部のよ
うに論理レベル０に設定される。このＣＣＯＭＰ　　０
ＬＩＴ信号は、制ａ優先論理回路９４で処理され、その
結果、ワード線信号Ｗしは、クロック信号に対応して、
タイムスロット１３の後半から１５の期間で発生される
。

ＤＲＤ信号は、ゲート９８からの最初のワード線信号Ｗ
Ｌと同じタイムスロット１３の後半の期間で発生される
。これによって、データは、データＲＡＭ部２８からＴ
ＤＭデータバスへ読出される。

ラッチ３３０は、ビット８からＤの演算符号ビットを受
信するために、タイムスロット１３でストローブされる
。この演算符号は、分類Ｐ　Ｌ　Ａ’　ｋ：より処理さ
れ、その解読された結果によって、読出しおよび書込み
制御信号が出力される。タイムスロット１４の後半の期
間で、指令レジスタの内のいくつかの部は、分類ＰＬＡ
により解読された指令に基づく読出し信号に応答して読
出される。この時に出力される読出し信号は、ＡＤＲＤ
。

５ＤＲＤ、ＤＲＤ、ＲＤＲＤ、およびＥＤＲＤであり、
これらの読出し信号によって、指令レジスタの５個のＣ
ＡＭまたはＲＡＭ記憶部の内の１つのからデータバスへ
のデータの読出しが行われる。

１４タイムスロツトの後半の期間において、解読された
指令に基づく１つまたは１つ以上の書込み指令信号が供
給される。この書込み信号により、データバスから指令
レジスタ内のいくつかの部への劣込み、および制御１［
ＩＣＡＭへの１またはＯの書込みが可能となる。この時
に供給される書込み信号は、ＡＤＷ、Ｒ、Ｓ、Ｄ、、’
ｖＶＲ，，Ｄ　Ｗ　Ｒ、、ＲＤ　ＷＲ’＋ＥＤＷＲ，Ｅ
ＸＷＲｌ、５ＴＷＲＯ，Ｒ５ＷＲＯ。

またはＩ　ＣＡＷＲ信号である。これらの書込み信号に
応じて、割当てＣＡＭ、転送元ＲＡＭ、データＲＡＭ、
転送先ＲＡＭ、または応答ＣＡＭへのアドレスの書込み
が可能となる。さらに、実行ＣＡＭへの実行機能の必要
を示す論理レベル１の書込み、分類ＣＡＭへの分類機能
が達成されたことを示す論理レベル０の書込み、応答分
類ＣＡＭへの応答分類機能が達成されたことを示す論理
レベルＯの書込み、または、割当てられない指令レジス
タへの論理レベル０の書込みを行なうことができる。

第１１図は、実行機能のタイミングを示すものであって
、この実行機能は、優先する分類機能の実行期間に、実
行ＣＡ　Ｍ　６８への論理レベル１の書込みが行われた
場合に実行されるものである。もし、分類は能が、実行
ＣＡＭを論理レベル１に設定したならば、次のチャンネ
ルのタイムスロット１３から１５の期間で、実行機能が
行われる。実行機能は、タイムスロット１３の前半の期
間で、制御０ｃＡＭがＣＰＲＧ信号によりプリチャージ
されることによって開始される。そして、比較動作を開
始するために、タイムスロット１３の後半の期間で、Ｃ
ＣＯＭＰ信号が供給される。もし、実行ＣＡＭに論理レ
ベル１が書込まれているならば、ＣＣＯＭＰ　　ＯＵＴ
信号は、タイムスロット１３の後半の期間から開始され
る斜線で示された論理レベルＯの設定に対抗して、論理
レベル１を維持する。このことにより、タイムスロット
１３から１５の各後半の期間で、ワード線信号が発生さ
れる。このワード線信号は、実行機能を要求している最
も優先する指令レジスタのワード線へ供給されるもので
ある。前のチャンネルで分類ＰＬＡにより解読された指
令に基づき、指令レジスタの各部から転送元アドレスバ
ス、転送先アドレスバスまたはデータバスへの読出しを
実行するために、タイムスロット１４の後半の期間で、
読出し制御信号が指令レジスタ内の１つまたは１つ以上
の部に供給される。タイムスロット１４の後半の期間に
供給可能な読出し信号は、ＡＳＲＤ。

ＳＲ［）、ＤＲＤ、ＲＲＤ、またはＥＲＤである。

もし、タイムスロット１４の後半の期間で、指令レジス
タから転送元または転送先アドレスバスのいずれかヘア
ドレスが読出されるならば、スイッチ１０は、ＳＷ　　
ＣＯＭＰ　　０ｔＪＴ信号によって、ＣＡＭ部の１つに
おける比較動作を実行できる。

もし、比較の結果同一であることがわかれば、タイムス
ロット１５の後半の期間で、ワード線信号が発生される
。これにより、スイッチのＣＡＭおよびＲＡＭ部は、動
作状態になることができる。

分類ＰＬＡからの解読された指令信号に基づいて、デー
タまたはアドレスは、指令レジスタからスイッチへまた
はスイッチから指令レジスタへ、タイムスロット１５の
後半の期間で読出される。もし、指令レジスタからスイ
ッチへデータを読出す必要があれば、指令レジスタは、
タイムスロット１５の後半の期間で、ＡＳＲＤ、ＳＲＤ
、ＤＲＤ。

ＲＲＤまたはＥＲＤのような読出し制御信号を受信する
ことが可能である。この時、すなわち、タイムスロット
１５の後半の期間で、スイッチは、適切なＣＡＭまたは
ＲＡＭで書込み信号を受信することができる。もし、ス
イッチから指令レジスタへデータを読出す必要があれば
、スイッチの適切な部は、タイムスロット１５の後半の
期間で、読出し信号を受信することができる。この時、
すなわち、タイムスロット１５の後半の期間で、指令レ
ジスタは、指令レジスタ内の部への書込みを制御するＡ
ＳＷＲ，ＳＷＲ，ＲＷＲ，ＥＷＲ，またはＤＷＲのよう
な書込み信号を受信することができる。もし、タイムス
ロット１４の後半の期間にスイッチへ読出されたアドレ
スが、比較動作の期間で、スイッチに記憶されたアドレ
スと同一でない場合には、指令否決信号が、タイムスロ
ット１５の後半の期間で発生される。もし、実行機能が
完了したならば、ＥＸＷＲＯ信号が発生され、実行ＣＡ
Ｍ部に論理レベルＯが書込まれる。そして、もし、応答
分類機能が要求されるならば、Ｒ８ＷＲ１信号が、応答
分類ＣＡＭに供給され、このＣＡＭに論理レベル１が書
込まれる。

要約すれば、特定のポートおよびチャンネル転送元が、
指令元になる要求をした時に、チャンネル内のタイムス
ロット３から１２の期間のある時間に、指令動作が開始
される。もし、指令レジスタが動作状態であれば、最も
優先する割当てられてない指令レジスタは、ポートおよ
びチャンネル転送元に割当てられる。この時、ポートお
よびチャンネルアドレスは、割当てＣＡＭに書込まれ、
割当てビットには、論理レベル１が書込まれる。

次のフレーム期間において、ポートおよびチャンネルア
ドレスが転送元アドレスバスへ供給されて、割当てＣＡ
Ｍでの比較動作が実行される時に、転送元ポートおよび
チャンネルアドレスタイムがデータＲＡＭ部２８に書込
まれる期間で、１６ビツトのワードは、ＴＤＭデータバ
スへ供給され、分類ビット７０には、論理レベル１が書
込まれる。この動作は、タイムスロット２から１２の期
間で全て達成される。タイムスロット１３の期間で制御
ＣＡＭの比較動作が実行されることにより、分類ビット
に論理レベル１が書込まれている場合には、各チャンネ
ルのタイムスロット１３から１５の期間で分類ビットは
、論理レベル１のＣＣＯＭＰ　　ＯＵＴ信号を出力する。

ワード線信号Ｗ　Ｌは、最も優先される（幾能が実行さ
れるのを待顆している最も優先する指令レジスタに対し
て、タイムスロット１３から１５の期間で発生される。

次のチャンネルのタイムスロット１３から１５の期間で
、制御ｉ能が機能優先に基づく優先性に従って実行され
、次に指令レジスタ優先が実行される。これは分類機能
の優先まで継続され、指令レジスタが選定された後に、
ワード線信号は、分類ビットに論理レベル１が書込まれ
ている指令レジスタに対して、ワード線信号が発生され
る。データＲＡＭの演算符号データは、データＲＡＭか
ら分類ＰＬＡに読出され、この分類ＰＬＡは、指令を解
読して、必要とされる害込みおよび読出し制御信号を出
力する。この書込みおよび読出し制御信号により、デー
タＲＡＭからの読出しおよびこの読出しと同時に実行さ
れる転送元ＣＡＭへの南込みのような指令レジスタ内の
データの転送が実行される。分類渫能が達成された時に
、分類ビットには、論理レベルＯが書込まれ、そして、
応答分類機能が要求される場合には、応答分類ビットに
論理レベル１が書込まれる。

次のチャンネルのタイムスロット１３から１５の期間で
実行ビットにおける比較動作が行われた時に、実行ビッ
トによってワード線信号が発生され、そして、データを
指令レジスタとスイッチとの間で移動させるための続出
しおよび書込み制御信号が発生される。この実行機能の
動作が終了すると、実行ビットには論理レベルＯが書込
まれ、そして、もし応答分類機能が必要とされるならば
、この応答分類ビットには論理レベル１が書込まれる。

次のチャンネルのタイムスロット１３から１５の期間で
応答分類機能が実行され、この時に、指令レジスタ内の
１つの部、すなわち転送元または転送先ＲＡＭからのデ
ータの読出し、およびラッチ３０を介して、転送先への
データの転送を行なうために、データＲＡＭへのデータ
の書込みが実行される。応答分類機能が達成された時に
、応答分類ＣＡＭには、論理レベルＯが書込まれる。こ
れにより、データＲＡＭに受信された全ての指令が実行
されたことになる。

転送元アドレスバスのアドレスと記憶されているアドレ
スとの比較動作が割当てＣＡＭで実行されることによっ
て、ワード線信号が発生される。

次のフレームのワード線信号が発生するタイムスロット
の前半の期間で、ＲＰＬＷＬ信号が出力される。このＲ
ＰＬＷＬ信号により、応答ラッチは、データＲＡＭ部２
８のデータを取出すことができ、そして、データバスの
データをデータＲＡＭへ書込む動作が繰返され、指令機
能が実行される。最後の指令が実行された後、スイッチ
パスは、割当てビットに論理レベルＯが書込まれた指令
元によって提供される。これによって、この指令レジス
タは、割当てられなくなり、ポートおよびチャンネルは
、もはや指令元とみなせなくなる。

転送元のような特定のポートおよびチャンネルと、転送
先のような特定のポートおよびチャンネルとの間のスイ
ッチパスをスイッチ１０を介して確立するために、ポー
トおよびチャンネルは、指令元となり、ＳＯＰ信号の結
果により指令元に割当てられた指令レジスタを備える。

このポートおよびチャンネルのアドレスは、割当てＣＡ
Ｍに書込まれる。次のフレーム期間で、指令ワードは、
データＲＡＭに書込まれ、分類ビットは、論理レベル１
に設定される。８ビツトのアドレスを含んでいるデータ
ＲＡＭの低バイトをデータバスへ読出すことを要求して
いる指令が解読され、これと同時に、転送元ＲＡＭは、
データバスからのアドレスを書込むための書込み制御信
号を受信する。このような分類機能が完了し、そして、
実行ビットに論理レベル１が書込まれる。

次のチャンネル期間で、実行機能は、転送元ＲＡＭを転
送元アドレスバスへ読出すことにより達成され、これと
同時に、転送元アドレスバスのアドレスは、スイッチの
転送元ＣＡ　Ｍ　１２へ書込まれる。そして、実行ビッ
トには、論理レベル０が書込まれる。次のフレーム期間
で、指令ワードは、データＲＡＭへ読出され、分類ビッ
トには、論理レベル１が１込まれる。分類機能は、デー
タＲＡＭの低バイトをデータバスへ読出すことと同時に
転送先ＲＡＭへの書込みを要求し、その後、実行機能が
達成される。この実行機能では、転送元ＲＡＭが転送元
アドレスバスへ読出され、この時に、転送元アドレスを
有しているスイッチワードを可能にするための転送元Ｃ
Ａ　Ｍ　１２により、比較が行われる。転送先ＲＡＭは
、転送先アドレスバスへ読出され、スイッチの転送先Ｃ
Ａ　Ｍ　１６に書込まれる。これにより、スイッチを介
したパスが達成される。

もし、特定の転送先チェックを所望すれば、エコーバス
を実行する指令は、応答ＣＡ　Ｍ　６０を用いて達成さ
れる。エコーバスを確立するために、指令ワードは、デ
ータＲＡＭへ書込まれる。この指令ワードは、エコーバ
スを確立するための演算符号指令とエコーバスの転送先
アドレスを含んでいる。分類撮能の期間中に、転送先ア
ドレスは、応答ＣＡ　Ｍ　６０に書込まれる。次のフレ
ームで、転送先アドレスバスに転送先アドレスが供給さ
れた時に、応答ＣＡＭは、比較動作を実行し、ＲＷＬ信
号が発生される。このＲＷＬ信号により、ラッチ部３０
は、前のフレーム期間でデータＲＡ　Ｍに記憶されたデ
ータワードをＴＤＭデータバスへ読出し可能となる。こ
のＴＤＭデータバスへの読出しと同時に、ＴＤＭデータ
バスは、アドレス指定された転送先へ読出される。この
ように、転送先は、実行された指令をチェックすること
ができる。指令否決が行われる場合には、否決符号は、
転送先へ読出される。

以上のことから、スイッチのバスを確立およびブレーク
ダウンするために用いられるアドレスを転送するために
、多くの異なった形式の指令が供給されることは明らか
である。応答またはエコーバスは、指令が適切に実行さ
れたがどうかを確かめるために備えることができる。多
くの異なった機能は、十分に拡張性のある通話路駆動装
置を用いることによって達成され、動的スイッチの利点
が全て実現される。

この発明は、通話路駆動装置として説明したが、当業者
には、この発明が、指令により指定された場所への直接
命令および指令を実行するための指令プロセッサとして
も使用できることが明白であろう。この発明によって転
送されるアドレスは、本当の意味での命令である。この
ように、この発明は、遠隔転送先への直接命令を実行す
るために用いることができる。

この発明の技術的範囲は、添附した特許請求の範囲のみ
により限定されるものであって、上記実施例によって制
限されるものではない。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る通話路駆動装置の構
成を示すブロック図、第２図は１ビツトのＲＡＭデータ
を記憶するＲＡＭセル、およびこのＲＡＭセルに前もっ
て記憶されたデータを保持するラッチセルを示すブロッ
ク図、第３図は１ビツトのＣＡＭデータを記憶および比
較することができるＣＡＭセルの構成を示すブロック図
、第４図は第、２図に示したＲＡＭセルと共に使用でき
る読出し、／＠込み論理回路の構成を示すブロック図、
第５図は第３図に示したＣＡＭセルと共に使用できる読
出し／Ｉ込み論理回路の構成を示すブロック図、第６図
はこの発明に使用されるデータワードの一般的な形式を
示す図、第７図はこの発明の実施例を詳細に示すブロッ
ク図、第８図はこの発明に使用される分類ＰＬＡ論理回
路および指令タイミング回路を示すブロック図、第９図
、第１０図、第１１図はこの発明の種々の動作状態を示
すタイミングチャートである。１０・・・スイッチ、２６・・・指令レジスタ、８８・
・・割当て優先論理回路、９４・・・制ａＷＩ先論理回
路、９７・・・指令タイミング回路、９９・・・タイミ
ング制御論理回路、１０４・・・分類ＰＬＡ論理回路。出願人代理人　弁理士　鈴　江　武　彦ＦＩＧ、７ｃＦＩＧ、８汽Ｄ　　　−ローＡＩ）ＲＤ　、５ＤＲＯ、ＯＲ＋）、
　ＲＯＲＤ　、εｃｏ。ＷＲ−ロ＝ＡＤＷＲ、５ＤＷＲ、ＤＷＲ、ＲＯＷＲ、Ｅ
ＤＷＲεＸＷＲＩ　、　５ＴＷＲφ、　ｌｌ５ＷＲφ、
ＩＣＡＷＲＦＩＧ、ｌｏＲＤ　ＯＦ　ＣＯＭ、ＲＥＧ−「ジロー＾ＳＲＯ，ＳＲ
Ｏ，［ＩＲＱ護Ｄ　、ＥＩｔＯ５Ｗ　ＣＯＭＰ　０ＬＪ
Ｔ　　　　　−口ニーＳＷ　ＷＬ　　　　　　　　−一
一一「シＳＷ　ＲＤ　ＯＲＷＲ−ローＷＲＯＦＣＯＭ−ＲＥＧ−一一「シ＾ＳＷＲ、５ＷＩＩ
　、　ＲＷＲ、ＥＷＲ、［）ＷＲＥＸＷＲＪＲ５ＷＲＩ
。ＦＩＧ、１１

Claims

【特許請求の範囲】

（１）複数の転送元のいずれかからの指令および命令か
ら成る指令ワードを受信する手段と、上記指令に応答し
て制御信号を発生する手段と、上記制御信号に応答して上記指令を実行する手段と、を具備することを特徴とする指令処理装置。
（２）上記指令を実行する手段は、上記指令により指示
された場所へ上記命令を転送する手段を具備している特
許請求の範囲第１項記載の指令処理装置。
（３）上記転送手段は、上記指令処理装置の内部および
外部の少なくとも一方の１以上の場所へ上記命令を転送
する手段を具備している特許請求の範囲第２項記載の指
令処理装置。
（４）上記場所の１つに少なくとも１つの記憶手段を具
備している特許請求の範囲第３項記載の指令処理装置。
（５）上記転送元は、複数のチャンネルに時分割された
データバスを具備している特許請求の範囲第１項記載の
指令処理装置。
（６）上記転送元は、複数の空間分割されたポートおよ
び時分割されたチャンネルを具備している特許請求の範
囲第１項記載の指令処理装置。
（７）上記転送元は、多重化されたバスを具備している
特許請求の範囲第１項記載の指令処理装置。
（８）上記多重化されたバスは、時分割多重バスである
特許請求の範囲第７項記載の指令処理装置。
（９）上記命令は、アドレス情報から成る特許請求の範
囲第１項記載の指令処理装置。
（１０）上記指令ワードを記憶する手段を具備している
特許請求の範囲第１項記載の指令処理装置。
（１１）上記記憶手段は複数のＲＡＭセルを具備してい
る特許請求の範囲第１０項記載の指令処理装置。
（１２）指令が全て実行された後に、複数の転送先のい
ずれかへ指令ワードを転送する手段を具備している特許
請求の範囲第１項記載の指令処理装置。
（１３）上記指令は、指令によって決定された順序に基
づく多数の異なった種類の制御機能を実行することを要
求でき、上記発生手段は、制御機能が実行される順序で
上記制御信号を発生する手段を具備している特許請求の
範囲第１項記載の指令処理装置。
（１４）上記処理装置は、異なった上記転送元からの複
数の指令ワードを受信することができるように複数の受
信手段を具備し、上記受信手段は記憶手段をそれぞれ具
備している特許請求の範囲第１項記載の指令処理装置。
（１５）各上記記憶手段は優先性に従って割当てられ、
上記処理装置は、指令ワードが記憶されている記憶手段
の割当てられた優先性の順序に基づいて、指令ワードの
指令を上記発生手段へ供給する手段を具備する特許請求
の範囲第１４項記載の指令処理装置。
（１６）上記指令は、指令によって決定された順序に基
づく多数の異なった種類の制御機能を実行することを要
求でき、上記発生手段は、制御機能が実行される順序に
従って上記制御信号を発生する手段を具備している特許
請求の範囲第１５項記載の指令処理装置。
（１７）発生手段に供給された優先する指令の制御機能
が全て実行されるまで、指令ワードの指令を発生手段へ
供給する手段の動作を抑制する手段を具備している特許
請求の範囲第１６項記載の処理装置。
（１８）各上記受信手段は優先性を割当てられ、上記処
理装置は、待機状態である最も優先する受信手段へ指令
ワードを指示する手段を具備している特許請求の範囲第
１４項記載の指令処理装置。
（１９）全ての記憶手段に指令ワードが記憶されている
状態で、指令ワードを受信した時に、指令否決信号を出
力する手段を具備している特許請求の範囲第１４項記載
の指令処理装置。
（２０）複数の情報転送元と、情報転送先と、情報処理
部と、上記転送元、転送先および処理部を相互接続する
情報バスとを備えている形式のシステムに使用される指
令処理装置において、上記バスに接続され、いずれかの転送元から受信される
符号化された指令および命令を含む指令ワードを受信お
よび記憶する指令レジスタと、上記バスに接続され、記
憶された指令ワードの符号化された指令を解読し、この
解読した指令に基づいた制御信号を発生する手段と、制御信号に応答して指令を実行する手段と、を具備する
ことを特徴とする指令処理装置。
（２１）上記指令を実行する手段は、制御信号に応答し
て、命令を指令レジスタからバスへ読出す手段と、制御信号に応答して、バスから転送先および情報処理部
の少なくとも一方に書込む手段と、を具備し、指令によ
り指示された転送先および情報処理部へ命令を転送する
ことができる特許請求の範囲第２０項記載の指令処理装
置。
（２２）指令を出力する複数の転送元のいずれかから指
令を受信する手段と、上記指令から命令部を取出す手段と、上記命令部に従った機能を実行する手段と、を具備する
ことを特徴とする指令処理装置。
（２３）機能が実行された後に、指令を転送先へ転送す
る手段を具備している特許請求の範囲第２２項記載の指
令処理装置。
（２４）上記命令部の内容に基づいて制御信号を発生す
る手段を具備している特許請求の範囲第２２項記載のし
れい処理装置。
（２５）実行されるべき機能は、予め割当てられた優先
性を有する多くの異なった種類の機能を含むことができ
、上記処理装置は、機能の優先性に従って上記機能を実
行する手段を具備している特許請求の範囲第２４項記載
の指令処理装置。
（２６）機能の優先性に従って上記機能を実行する手段
は、実行されるべき機能の種類を示すＣＡＭ記憶手段と
、機能の優先性に従って機能の実行を制御するための出
力を供給する論理回路手段とを具備している特許請求の
範囲第２５項記載の指令処理装置。
（２７）上記処理装置は複数の受信手段を具備し、複数
の異なった上記転送元から複数の指令を受信することが
できる特許請求の範囲第２２項記載の指令処理装置。
（２８）各上記受信手段はそれぞれ異なった優先性が割
当てられ、上記処理装置は、待機状態である最も優先す
る受信手段へ指令を指示する手段を具備している特許請
求の範囲第２２項記載の指令処理装置。
（２９）指令を受信する受信手段に割当てられた優先性
に従って指令を順次実行する手段を具備している特許請
求の範囲第２８項記載の指令処理装置。
（３０）実行されるべき機能には異なった優先性がそれ
ぞれ割当てられ、上記処理装置は、機能の優先性に従っ
て上記機能を実行する手段を具備している特許請求の範
囲第２９項記載の指令処理装置。
（３１）前の指令における全ての機能が実行されるまで
、指令を順次実行する手段を抑制する手段を具備してい
る特許請求の範囲第３０項記載の指令処理装置。
（３２）指令ワードに含まれる命令に従って、複数の転
送元と転送先との間の通信パスを確立および遮断するよ
うに構成される通信スイッチを制御する装置であって、
上記指令ワードは指令と命令とを備え、指令ワードを供
給することが可能な上記転送元のいずれかから上記スイ
ッチへ供給される装置において、転送元のいずれかから供給される指令ワードを受信する
手段と、上記指令ワードの上記指令に応答して制御信号を発生す
る手段と、上記制御信号に応答して上記指令を実行する手段と、を具備することを特徴とする装置。
（３３）上記指令を実行する手段は、上記命令を上記通
信スイッチへ転送する手段を具備し、上記通信スイッチ
は、転送元と転送先との間の通信パスを確立または遮断
するための上記命令を実行することができる特許請求の
範囲第３２項記載の装置。
（３４）上記転送元および転送先はデータバスの時分割
されたチャンネルである特許請求の範囲第３２項記載の
装置。
（３５）上記転送元は、複数の空間分割されたポートお
よび時分割されたチャンネルを具備している特許請求の
範囲第３２項記載の装置。
（３６）上記転送元は、多重化されたバスを具備してい
る特許請求の範囲第３２項記載の装置。
（３７）上記多重化バスは、時分割多重バスである特許
請求の範囲第３６項記載の装置。
（３８）上記命令は、転送元または転送先アドレスを含
んでいる特許請求の範囲第３２項記載の装置。
（３９）指令ワードを受信する上記手段は、上記指令ワ
ードを記憶する手段を具備している特許請求の範囲第３
２項記載の装置。
（４０）上記記憶手段は、複数のＲＡＭ記憶セルを具備
している特許請求の範囲第３９項記載の装置。
（４１）指令が実行された後に、上記指令ワードを転送
先のいずれかへ転送する手段を具備している特許請求の
範囲第３２項記載の装置。
（４２）記憶手段をそれぞれ備えている複数の受信手段
を具備し、異なった上記転送元から供給される複数の指
令ワードを受信および記憶することができる特許請求の
範囲第３２項記載の装置。
（４３）上記各受信手段および記憶手段には優先性が割
当てられ、上記装置は、指令ワードが記憶されている上
記受信および記憶手段の優先性に基づいて、上記指令ワ
ードの指令を上記制御信号発生手段へ供給する手段を具
備している特許請求の範囲第４２項記載の装置。
（４４）上記指令は、指令により決定された順序に基づ
いて多数の異なった種類の制御機能を実行する要求がで
き、上記発生手段は、実行されるべき制御機能の順序に
従って上記制御信号を発生する手段を具備している特許
請求の範囲第４３項記載の装置。
（４５）発生手段に供給された前の指令による全ての制
御機能が実行されるまで、指令ワードの指令を発生手段
へ供給する手段の動作を抑制する手段を具備している特
許請求の範囲第４４項記載の装置。
（４６）指令ワードを受信および記憶する手段はそれぞ
れ優先性が割当てられ、上記装置は、指令ワードが記憶
されてない最も優先する受信および記憶手段へ指令ワー
ドを指示する手段を具備している特許請求の範囲第４２
項記載の装置。
（４７）全ての記憶手段に指令ワードが記憶されている
状態で指令ワードを受信した時に、指令否決信号を出力
する手段を具備している特許請求の範囲第４６項記載の
装置。
（４８）指令ワードを受信する上記手段によって受信さ
れた指令ワードを記憶する手段と、上記記憶手段と協同して動作し、新しい指令ワードが受
信された時に、上記記憶手段に記憶された指令ワードを
受信および記憶するラッチ手段と、上記ラッチ手段から複数の転送先のいずれか１つへ指令
ワードを転送する手段と、を具備している特許請求の範囲第３２項記載の装置。
（４９）指令ワードを転送する手段は、転送先アドレス
を記憶するＣＡＭを具備している特許請求の範囲第４８
項記載の装置。
（５０）複数のチャンネルの情報を受信および送信する
複数のポートと、情報転送元チャンネルと情報転送先チ
ャンネルとの間の接続を制御信号に応答して確立する手
段とを具備する通信スイッチを制御する装置において、
上記装置は、チャンネルのいずれかから指令を受信する
手段と、指令に応答して制御信号を供給する手段とを具
備し、上記スイッチ手段は指令に基づいてチャンネル間
の接続を確立できることを特徴とする装置。
（５１）複数のチャンネルの情報を受信および送信する
複数のポートを具備する通信スイッチを制御する装置で
あって、上記各チャンネルは異なったアドレスを有し、
データバスは上記ポートをチャンネル間の接続を確立す
るスイッチ手段に接続し、チャンネルのアドレスは上記
スイッチ手段に記憶され、チャンネル間の接続を確立ま
たは遮断する指令は通信スイッチのいずれかのチャンネ
ルで受信され、上記指令は分割された指令ワードの組と
して供給され、上記分割された指令ワードの組は、チャ
ンネルが指令元になることを要求する第１の指令ワード
と、符号化された指令およびアドレスを含む第２以下の
指令ワードとを備えている装置において、データバスにそれぞれ接続されているデータＲＡＭ、割
当てＣＡＭ、転送元ＲＡＭおよび転送先ＲＡＭを備えて
いる指令レジスタと、指令元になることを要求しているいずれかのチャンネル
から受信される第１の指令ワードに応答して、指令レジ
スタを上記チャンネルに割当て、割当てＣＡＭにチャン
ネルアドレスを書込み、データＲＡＭに第１の指令ワー
ドを書込む手段と、チャンネルアドレスを順次発生する
第１の手段と、記憶されているチャンネルアドレスと転送元アドレスバ
スから受信されたアドレスとを比較し、この比較の結果
に基づいて、アドレスが記憶されているチャンネルから
データＲＡＭへの次の指令ワードの書込みを可能にする
上記割当てＣＡＭと、上記転送元ＲＡＭと、上記スイッ
チ手段および上記チャンネルがデータバスにアクセスさ
れることに関係する時間でアドレスを発生する上記チャ
ンネルアドレス発生手段とを相互接続する転送元アドレ
スバス手段と、データＲＡＭに記憶された指令ワードの上記符号化され
た指令を解読し、この符号化された指令に応答して制御
信号を発生する解読手段と、上記制御信号に応答して、
解読された指令を実行する手段と、を具備することを特徴とする装置。
（５２）上記実行手段はアドレスを転送する手段を具備
している特許請求の範囲第５１項記載の装置。
（５３）上記アドレスは、指令レジスタ内で転送されし
かもスイッチ手段からまたはスイッチ手段へも転送され
るか、または、指令レジスタ内でまたはスイッチ手段か
らまたはスイッチ手段へ転送される特許請求の範囲第５
２項記載の装置。
（５４）優先性が割当てられている複数の指令レジスタ
と、指令元になることを要求しているチャンネルに対して最
も優先する動作状態の指令レジスタを割当てる手段を具
備している特許請求の範囲第５１項記載の装置。
（５５）上記解読手段は、指令ワードを記憶している指
令レジスタの優先性に基づいて、上記指令レジスタの指
令ワードを順次解読する手段を具備している特許請求の
範囲第５４項記載の装置。
（５６）前の解読された指令が全て実行されるまで、解
読手段が新しい指令を解読することを抑制する手段を具
備している特許請求の範囲第５５項記載の装置。
（５７）上記符号化された指令は、指令により決定され
た多数の異なった種類の制御機能を実行することを要求
でき、上記解読手段は、実行されるべき制御機能の順序
に基づいて上記制御信号を発生する手段を具備している
特許請求の範囲第５１項記載の装置。
（５８）前の解読された指令が全て実行されるまで、解
読手段が新しい指令を解読することを抑制する手段を具
備している特許請求の範囲第５７項記載の装置。
（５９）実行されるべき制御機能の順序に基づいて上記
制御信号を発生する手段は、各制御機能のためのＣＡＭ
と、実行されるべき機能に対応する上記制御信号をゲー
トするための論理回路とを具備している特許請求の範囲
第５７項記載の装置。
（６０）上記指令レジスタに設けられ、前に実行された
指令ワードが送られるべきチャンネルアドレスを記憶す
る応答ＣＡＭと、チャンネルアドレスを順次発生する第２の手段と、上記応答ＣＡＭと、上記転送先ＲＡＭと、上記スイッチ手段と、データバスにアクセスされた上記
チャンネルに関係する時間でチャンネルアドレスを発生
する上記第２のチャンネルアドレス発生手段とを相互接
続する転送先アドレスバス手段と、データＲＡＭのデータを記憶するためにデータＲＡＭと
協同して動作するラッチ手段と、ラッチ手段が前に実行
された指令ワードを記憶できるようにするために、新し
い指令ワードを受信できることを指示する上記割当てＣ
ＡＭからの出力に応答して、ラッチ手段へデータＲＡＭ
の指令ワードを読出す手段とを具備し、第２のアドレス発生手段によって発生されるアドレスと
記憶されているチャンネルアドレスとの比較結果に応答
して、上記応答ＣＡＭがラッチ手段へ出力を供給し、こ
れにより、ラッチ手段はラッチ手段に記憶された指令ワ
ードをＴＤＭデータバスへ読出し、ＴＤＭデータバスは
、応答ＣＡＭに記憶されたチャンネルアドレスとして指
令ワードを読出す特許請求の範囲第５１項記載の装置。