JPS6113659A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPS6113659A
JPS6113659A JP59134915A JP13491584A JPS6113659A JP S6113659 A JPS6113659 A JP S6113659A JP 59134915 A JP59134915 A JP 59134915A JP 13491584 A JP13491584 A JP 13491584A JP S6113659 A JPS6113659 A JP S6113659A
Authority
JP
Japan
Prior art keywords
substrate
channel
field effect
electrode
gaas substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59134915A
Other languages
Japanese (ja)
Inventor
Yoshiro Nakayama
中山 吉郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59134915A priority Critical patent/JPS6113659A/en
Publication of JPS6113659A publication Critical patent/JPS6113659A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology

Abstract

PURPOSE:To shorten a manufacturing process by implanting Si ions to both or one metallic film of substrate regions forming p and n channel FETs through an ion beam mixing method. CONSTITUTION:An n-GaAs substrate 12 and a p-GaAs substrate 13 are formed onto a semi-insulating GaAs substrate 11. Gate electrodes 15 and 18 are shaped in predetermined regions in the substrate 12 and the substrate 13 by evaporating W silicide. Pt is evaporated simultaneously onto the substrate 12 and the substrate 13 through the patterning of a mask to each form source electrodes 14, 17 and drain electrodes 16, 19. Si ion beams are mixed with the electrode 14 and the electrode 16 shaped onto the substrate 12 as shown in the arrow. The ion beam mixing method particularly requires no mask. Ohmic layers 20 having low resistance in which Pt and Si are alloyed are formed through heat treatment. According to the method, the source and drain electrodes can be shaped simultaneously by the same material, thus shortening a manufacturing process.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ガリウム砒素(GaAs)化合物の基板上に
形成されるnチャンネルとpチャンネルの電界効果トラ
ンジスタがコンプリメンタリ回路を形成する半導体装置
の電極形成方法に関するものである。
Detailed Description of the Invention [Field of Industrial Application] The present invention relates to an electrode of a semiconductor device in which n-channel and p-channel field effect transistors formed on a substrate of a gallium arsenide (GaAs) compound form a complementary circuit. This relates to a forming method.

ガリウム砒素基板上に、nチャンネル及びpチャンネル
の電界効果トランジスタを、コンプリメンタリ回路に形
成した半導体装置は、電気的性能として動作スピードが
速く、又半導体装置が低損失である等の優れた利点があ
って広く使用されている。
A semiconductor device in which n-channel and p-channel field effect transistors are formed in a complementary circuit on a gallium arsenide substrate has excellent electrical performance such as high operating speed and low loss. is widely used.

この半導体装置では、pチャンネルの電界効果トランジ
スタとnチャンネルの電界効果トランジスタとにソース
電極とドレイン電極をオーミックに形成する必要がある
が、実際にはそれぞれの電極が形成されるn型ガリウム
砒素基板とp型のガリウム砒素基板の領域では、ドーピ
ングされている不純物が異なるために、これらの基板と
オーミック電極を形成する金属材料が限定される結果、
pチャンネル及びnチャンネルの電界効果トランジスタ
との双方に、同一金属材料を使用してオーミック電極を
形成することが不可能であり、現状では、異なる金属材
料を使用してそれぞれの工程で電極を形成するために製
造工程が複雑になり、これの改善が必要である。
In this semiconductor device, it is necessary to form source electrodes and drain electrodes ohmically in the p-channel field effect transistor and the n-channel field effect transistor, but in reality, the n-type gallium arsenide substrate on which each electrode is formed Because the doped impurities are different in the regions of the and p-type gallium arsenide substrates, the metal materials that form the ohmic electrodes with these substrates are limited.
It is impossible to form ohmic electrodes using the same metal material for both p-channel and n-channel field effect transistors.Currently, the electrodes are formed in each process using different metal materials. This complicates the manufacturing process and requires improvement.

〔従来の技術〕[Conventional technology]

第2図は従来のガリウム砒素化合物を用いた電界効果ト
ランジスタが、コンプリメンタリ回路に形成された半導
体装置を説明するための断面図であるが、ガリウム砒素
化合物の半絶縁性基板1上に、nチャンネルになるn−
GaAs基板2と、pチャンネルになるp−GaAs基
板3があり、n  GaAs基板2と、pGaAs基板
3にはソース電極4.7、ゲート電極5.8、ドレイン
電極6.9がそれぞれ形成されている。
FIG. 2 is a cross-sectional view for explaining a semiconductor device in which a field effect transistor using a conventional gallium arsenide compound is formed into a complementary circuit. becomes n-
There are a GaAs substrate 2 and a p-GaAs substrate 3 that becomes a p-channel, and a source electrode 4.7, a gate electrode 5.8, and a drain electrode 6.9 are formed on the n GaAs substrate 2 and the p-GaAs substrate 3, respectively. There is.

このような電極材料として、n−GaAs基板2に形成
されたソース電極4とドレイン電極6のオーミック性の
電極材料として、通常、nGaAs基板3の場合には、
n−GaAsとオーミックコンタクト合金を形成しゃす
い金ゲエルマニューム(AuGe)合金を蒸着して被着
し、更にその上に金(Au)を蒸着して温度が450℃
で加熱して合金化(^uGe/Au)している。
As such an electrode material, in the case of the n-GaAs substrate 3, the ohmic electrode material of the source electrode 4 and drain electrode 6 formed on the n-GaAs substrate 2 is usually
Gold Gehermanium (AuGe) alloy, which forms an ohmic contact alloy with n-GaAs, is deposited by evaporation, and then gold (Au) is deposited on top of it at a temperature of 450°C.
It is heated to form an alloy (^uGe/Au).

このn−GaAs基板2と^uGe/^U合金材料が、
その接触面でオーミックになる理由は、一般にゲエルマ
ニュームがGaAs基板と反応した場合に、n型半導体
のオーミックインターフェースが生成されることにあり
、その結果低抵抗のオーミックコンタクトがなされるこ
とになる。
This n-GaAs substrate 2 and ^uGe/^U alloy material are
The reason why the contact surface becomes ohmic is that when Gehrmanium reacts with the GaAs substrate, an ohmic interface of n-type semiconductor is generated, resulting in a low-resistance ohmic contact. .

一方、p−GaAs基板3に形成されるソース電極7と
ドレイン電極9のオーミック性の電極材料として、通常
、p−GaAs基板3とのオーミックコンタクトが形成
されやすい、金亜鉛(AuZn)合金をp−GaAs基
板3に蒸着して、更にその上に金(Au)を蒸着した後
、350℃〜400℃の温度に加熱して合金化(AuZ
n/Au)するが、この場合も同様に、亜鉛がGaAs
基板と反応してp型半導体を作り、これらの電極材料と
基板との間にオーミックインターフェースが形成されて
オーミックコンタクトが可能になる。
On the other hand, as the ohmic electrode material for the source electrode 7 and drain electrode 9 formed on the p-GaAs substrate 3, a gold-zinc (AuZn) alloy, which easily forms an ohmic contact with the p-GaAs substrate 3, is usually used. - After depositing gold (Au) on the GaAs substrate 3, it is heated to a temperature of 350°C to 400°C to form an alloy (AuZ
n/Au), but in this case as well, zinc is GaAs
They react with the substrate to create a p-type semiconductor, and an ohmic interface is formed between these electrode materials and the substrate, allowing ohmic contact.

ゲート電極4はタングステンシリサイド(WSi)のよ
うな、通常のショットキー材料によって形成される。
Gate electrode 4 is formed from a conventional Schottky material, such as tungsten silicide (WSi).

このように、nチャンネルとpチャンネル基板上に異な
る電極材料を使用して電極を形成する必要があるために
、電極を形成するための製造工程が複雑になるという欠
点がある。
As described above, since the electrodes need to be formed using different electrode materials on the n-channel and p-channel substrates, there is a disadvantage that the manufacturing process for forming the electrodes is complicated.

第3図は、コンプリメンタリ回路を形成する半導体装置
の等価回路を示しているが、符合は第2図に対応してい
て、入力接続端子IN、出力接続端子OUT S接地端
子GND及びドレイン電圧Vdとの接続端子がひきださ
れ、所定の電気動作がなされるものである。
FIG. 3 shows an equivalent circuit of a semiconductor device forming a complementary circuit, and the symbols correspond to those in FIG. 2. The connecting terminal is pulled out and a predetermined electrical operation is performed.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記の構成のガリウム砒素化合物でなる半絶縁性基板上
にpチャンネル及びnチャンネル電界効果トランジスタ
とがコンプリメンタリ回路で形成される半導体装置を製
造する際の問題点として、pチャンネル電界効果トラン
ジスタとnチャンネル電界効果トランジスタに形成され
るソース電極とドレイン電極の電極材料が、pチャンネ
ル及びnチャンネル基板の性質が異なるために、同一電
極材料が使用することが出来ず、そのために製造工程が
複雑になるという不具合がある。
As a problem when manufacturing a semiconductor device in which a p-channel field effect transistor and an n-channel field effect transistor are formed in a complementary circuit on a semi-insulating substrate made of a gallium arsenide compound having the above structure, Because the properties of the p-channel and n-channel substrates are different, the same electrode materials cannot be used for the source and drain electrodes formed in field-effect transistors, which complicates the manufacturing process. There is a problem.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は上記問題点を解消した半導体装置を提供するも
ので、その手段、ガリウム砒素化合物でなる半絶縁性基
板上に、pチャンネル電界効果トランジスタとnチャン
ネル電界効果トランジスタとがコンプリメンタリ回路で
形成される半導体装置において、−上記pチャンネル及
びnチャンネル電界効果トランジスタを形成する基板領
域のそれぞれに、ゲート電極を形成する工程と、上記p
チャンネル及びnチャンネル電界効果トランジスタを形
成する基板領域のそれぞれにソース電極とドレイン電極
を、同時に同質の金属膜で被着する工程と、上記pチャ
ンネル及びnチャンネル電界効果トランジスタを形成す
る基板領域の双方又は一方の該金属膜にイオンビームミ
キシング法でシリコンイオンを注入する工程からなり、
該金属膜と」二記pチャンネル及びnチャンネル電算効
果トランジスタの基板とがオーミック性電極を形成する
ようにしたことを特徴とする半導体装置の製造方法によ
って達成できる。
The present invention provides a semiconductor device that solves the above-mentioned problems, and its means is that a p-channel field effect transistor and an n-channel field effect transistor are formed as complementary circuits on a semi-insulating substrate made of a gallium arsenide compound. - forming a gate electrode in each of substrate regions forming the p-channel and n-channel field effect transistors;
A step of simultaneously depositing a source electrode and a drain electrode with the same metal film on each of the substrate regions where the channel and n-channel field effect transistors are to be formed, and on both the substrate regions where the p-channel and n-channel field effect transistors are to be formed. or a step of implanting silicon ions into one of the metal films by an ion beam mixing method,
This can be achieved by a method of manufacturing a semiconductor device characterized in that the metal film and the substrate of the p-channel and n-channel computer effect transistors form an ohmic electrode.

〔作用〕[Effect]

本発明はガリウム砒素化合物の基板に形成されたnチャ
ンネルGaAs基板とpチャンネルGaAs基板との双
方にオーミックコンタクトで接続される電極を形成する
ために、白金(Pt)がpチャンネルGaAs基板と容
易にオーミックコンタクトが可能であることを着目し、
一方白金とnチャンネルGaAs基板とのオーミック接
続は、白金にシリコンをイオンビームミキシング法で注
入する方法を採用して、白金とnチャンネルGaAs基
板との合金層に高濃度のシリコン(n型不純物)を注入
してオーミック特性を得るようにしたものである。
In the present invention, platinum (Pt) can be easily connected to a p-channel GaAs substrate in order to form an electrode connected by ohmic contact to both an n-channel GaAs substrate and a p-channel GaAs substrate formed on a gallium arsenide compound substrate. Focusing on the possibility of ohmic contact,
On the other hand, the ohmic connection between platinum and an n-channel GaAs substrate is achieved by implanting silicon into platinum using the ion beam mixing method, and by adding a high concentration of silicon (n-type impurity) to the alloy layer of platinum and the n-channel GaAs substrate. is injected to obtain ohmic characteristics.

このように、本発明は、同一金属でnチャンネルGaA
s基板とpチャンネルGaAs基板との双方にオーミッ
クコンタクトが可能になり、製造工程を簡素化するよう
に考慮したものである。
Thus, the present invention provides n-channel GaA with the same metal.
This allows for ohmic contact with both the s-substrate and the p-channel GaAs substrate, and is designed to simplify the manufacturing process.

〔実施例〕〔Example〕

第1図(a)〜第1図(C1に、本発明の一実施例を説
明するための製造工程の断面図を示しているが、第1図
(81はガリウム砒素化合物の半絶縁性基板11上に、
nチャンネルになるn −GaAs層基板12と、pチ
ャンネルになるp−GaAs基板13があり、最初にゲ
ート電極としてタングステンシリサイドをn−GaAs
基板12と、pチャンネルになるp −GaAs基板1
3との所定の領域に、ゲート電極15とゲート電極18
を、レジストマスクのパターニング手段と蒸着により、
厚みが約4500人に形成する。
1(a) to 1(C1) are cross-sectional views of the manufacturing process for explaining one embodiment of the present invention. 11 above,
There is an n-GaAs layer substrate 12 that will become an n-channel, and a p-GaAs substrate 13 that will become a p-channel.
A substrate 12 and a p-GaAs substrate 1 that becomes a p-channel.
3, a gate electrode 15 and a gate electrode 18 are formed in a predetermined area.
By patterning the resist mask and vapor deposition,
The thickness will be approximately 4,500 people.

第1図(blは、n−GaAs基板12とp −GaA
s基板13とに同時にマスクのバターニングによって、
白金を厚みが550人程度を蒸着によって形成し、n−
GaAs基板12と、p −GaAs基板13にはソー
ス電極14.17、ドレイン電極16.19がそれぞれ
形成されたものである。
FIG. 1 (bl is an n-GaAs substrate 12 and a p-GaA
By patterning the mask simultaneously with the s-substrate 13,
Platinum is formed by vapor deposition to a thickness of about 550 mm, and an n-
A source electrode 14.17 and a drain electrode 16.19 are formed on the GaAs substrate 12 and the p-GaAs substrate 13, respectively.

第1図(C1は、n −GaAs基板12の上に形成さ
れた白金のソース電極14とドレイン電極16とを、オ
ーミックコンタクトにするように、ソース電極14とド
レイン電極16とに、矢印のようにシリコンをイオンビ
ームでミキシングするものであり、このイオンビームミ
キシング法は注入領域を小面積に制限できるために特に
マスクを必要としない。
FIG. 1 (C1 is a platinum source electrode 14 and a drain electrode 16 formed on an n-GaAs substrate 12, so that the source electrode 14 and the drain electrode 16 are in ohmic contact with each other as shown by the arrows. In this method, silicon is mixed with an ion beam, and this ion beam mixing method does not require a mask because the implantation region can be limited to a small area.

シリコンイオンのイオンビームミキシングの条件は、1
40KeVの加速電圧でイオンビームを生成して、2x
lO”/aflを注入した後に、800℃の温度で約3
0分の熱処理を行なうことにより、白金とシリコンの合
金化された低抵抗のオーミック層20が形成される。
The conditions for ion beam mixing of silicon ions are 1.
Generate an ion beam with an accelerating voltage of 40KeV and
After injecting lO”/afl, at a temperature of 800 °C, approximately 3
By performing the heat treatment for 0 minutes, a low resistance ohmic layer 20 made of an alloy of platinum and silicon is formed.

一方、p −GaAs基板13上に形成されたソース電
極とドレイン電極の白金は、p −GaAsと容易にオ
ーミック合金が形成されるために問題がない。
On the other hand, platinum for the source and drain electrodes formed on the p-GaAs substrate 13 has no problem because an ohmic alloy is easily formed with p-GaAs.

このように、従来の製造工程に比較して、本発明は、n
−GaAs基板とp −GaAs基板とに形成されるド
レイン電極とソース電極が、同一材料で同時に形成する
ことができるために、製造工程でマスクを使用する回数
が減少し、製造工程が著しく短縮できる。
Thus, compared to conventional manufacturing processes, the present invention
- The drain and source electrodes formed on the GaAs substrate and the p-GaAs substrate can be formed simultaneously using the same material, which reduces the number of times masks are used in the manufacturing process, significantly shortening the manufacturing process. .

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように本発明の製造方法を採用する
ことにより、製造工程の短縮が実現し、それによって製
造における経済性に大きく寄与することになり効果大な
るものがある。
As explained in detail above, by employing the manufacturing method of the present invention, the manufacturing process can be shortened, thereby greatly contributing to the economical efficiency of manufacturing, which has a great effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(al〜第1図(e)は本発明の製造工程を説明
するための断面図。 第2図はGaAsコンプリメンタリ回路で構成される電
界効果トランジスタの断面図。 第3図はGaAsコンプリメンタリ回路で構成される電
界効果トランジスタの等価回路図。 図において、11はガリウム砒素化合物の半絶縁性基板
、12はnチャンネルになるn −GaAs基板、13
はpチャンネルになるp−GaAs基板、15.18は
ゲート電極、14.17はソース電極、16.19はド
レイン電極、20は白金とシリコンで合金化されたオー
ミック層である。
1(al) to 1(e) are cross-sectional views for explaining the manufacturing process of the present invention. FIG. 2 is a cross-sectional view of a field effect transistor composed of a GaAs complementary circuit. An equivalent circuit diagram of a field-effect transistor composed of a circuit. In the figure, 11 is a semi-insulating substrate of gallium arsenide compound, 12 is an n-GaAs substrate that becomes an n-channel, and 13 is a semi-insulating substrate of a gallium arsenide compound.
15.18 is a gate electrode, 14.17 is a source electrode, 16.19 is a drain electrode, and 20 is an ohmic layer alloyed with platinum and silicon.

Claims (1)

【特許請求の範囲】[Claims]  ガリウム砒素化合物でなる半絶縁性基板上に、pチャ
ンネル電界効果トランジスタとnチャンネル電界効果ト
ランジスタとがコンプリメンタリ回路で形成される半導
体装置において、上記pチャンネル及びnチャンネル電
界効果トランジスタを形成する基板領域のそれぞれに、
ゲート電極を形成する工程と、上記pチャンネル及びn
チャンネル電界効果トランジスタを形成する基板領域の
それぞれにソース電極とドレイン電極を同時に同質の金
属膜で被着する工程と、上記pチャンネル及びnチャン
ネル電界効果トランジスタを形成する基板領域上の双方
又は一方の該金属膜にイオンビームミキシング法でシリ
コンイオンを注入する工程からなり、該金属膜が上記p
チャンネル及びnチャンネル電界効果トランジスタの基
板領域上にオーミック性電極を形成するようにしたこと
を特徴とする半導体装置の製造方法。
In a semiconductor device in which a p-channel field effect transistor and an n-channel field effect transistor are formed in a complementary circuit on a semi-insulating substrate made of a gallium arsenide compound, a substrate region in which the p-channel and n-channel field effect transistors are formed; each,
A step of forming a gate electrode, and a step of forming the p-channel and n-channel electrodes.
a step of simultaneously depositing a source electrode and a drain electrode with a metal film of the same quality on each of the substrate regions where the channel field effect transistor is formed; It consists of a step of implanting silicon ions into the metal film by an ion beam mixing method, and the metal film is
1. A method of manufacturing a semiconductor device, characterized in that ohmic electrodes are formed on substrate regions of channel and n-channel field effect transistors.
JP59134915A 1984-06-28 1984-06-28 Manufacture of semiconductor device Pending JPS6113659A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59134915A JPS6113659A (en) 1984-06-28 1984-06-28 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59134915A JPS6113659A (en) 1984-06-28 1984-06-28 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPS6113659A true JPS6113659A (en) 1986-01-21

Family

ID=15139506

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59134915A Pending JPS6113659A (en) 1984-06-28 1984-06-28 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS6113659A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5085714A (en) * 1989-08-09 1992-02-04 Kabushiki Kaisha Kobe Seiko Sho Method of manufacturing a steel sheet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5085714A (en) * 1989-08-09 1992-02-04 Kabushiki Kaisha Kobe Seiko Sho Method of manufacturing a steel sheet

Similar Documents

Publication Publication Date Title
KR900008277B1 (en) Method manufacturing a field effect transistor
JPS62136883A (en) Manufacture of self-aligning field effect transistor
US5770489A (en) Method of making a compound semiconductor field-effect transistor
US4712291A (en) Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs
JPS5932173A (en) Manufacture of field effect transistor
JPS6113659A (en) Manufacture of semiconductor device
JPS6292481A (en) Manufacture of semiconductor device
JPH0543291B2 (en)
JPS6334619B2 (en)
JPS6160591B2 (en)
JP2645993B2 (en) Field effect type semiconductor device and method of manufacturing the same
JPS6318348B2 (en)
JPH05175232A (en) Thin film transistor and its manufacture
JPH04282841A (en) Manufacture of semiconductor device
US3400308A (en) Metallic contacts for semiconductor devices
JPS609120A (en) Manufacture of semiconductor device
JPS61177780A (en) Manufacture of semiconductor device
JPH028457B2 (en)
JP2002261044A (en) Semiconductor device and method of manufacturing the same
JPH0257340B2 (en)
JPH04359468A (en) Compound semiconductor device and manufacture thereof
JPS59195874A (en) Manufacture of field-effect transistor
JPS6143443A (en) Manufacture of semiconductor device
JPS63148679A (en) Electrode
JPH0354851B2 (en)