JPS61134998A - Read-only memory - Google Patents
Read-only memoryInfo
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- JPS61134998A JPS61134998A JP59256082A JP25608284A JPS61134998A JP S61134998 A JPS61134998 A JP S61134998A JP 59256082 A JP59256082 A JP 59256082A JP 25608284 A JP25608284 A JP 25608284A JP S61134998 A JPS61134998 A JP S61134998A
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- Japan
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- address
- circuit
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- memory
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレスラッチ回路を有する読出し専用メモリ
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a read-only memory having an address latch circuit.
読出し専用メモリ（以下、Ｒ〜という）は、そのメモリ
アレイの中に電子計算機のプログラムを格納したり、デ
ータを格納したりする等広く使用されている。ＲＯＭか
らのデータの読出しは、アドレスをアドレスラッチ回路
でラッチしデコーダでデコードすることｋより行なわれ
る。Read-only memories (hereinafter referred to as R~) are widely used for storing computer programs and data in their memory arrays. Data is read from the ROM by latching an address with an address latch circuit and decoding it with a decoder.
第２図はこの種ＲＯＭの従来例のブロック図である。ア
ドレス入力端子１から入力されたアドレスは、アドレス
ラッチ回路２でラッチされ、アドレスデコーダ８でデコ
ードされて、データメモリ４に入る。そして一定時間経
過後データメモリ４から所望のデータが出力され、出力
制御回路５を通り出力端子６に出力される。制御回路８
は制御信号端子７より入力される制御信号によりアドレ
スラッチ回路２および出力制御回路５の動作を制御する
。FIG. 2 is a block diagram of a conventional example of this type of ROM. An address input from the address input terminal 1 is latched by the address latch circuit 2, decoded by the address decoder 8, and entered into the data memory 4. Then, after a certain period of time has elapsed, desired data is output from the data memory 4, passes through the output control circuit 5, and is output to the output terminal 6. Control circuit 8
controls the operations of the address latch circuit 2 and the output control circuit 5 by a control signal inputted from the control signal terminal 7.
このようなＲＯＭからメインシステム（不図示）がデー
タを読出す場合において、アドレスが入力されてからＲ
ＯＭからデータを読出すまでＫかかる時間が長い場合、
メインシステムは通常その間は他の処理を行なっている
。したがってＲＯＭの次のデータ（次のデータのアドレ
スは現在のアドレスをある値だけインクリメントあるい
はデクリメントしたものである）を取出すためには、ア
ドレスラッチ回路２にラッチされているアドレスを退避
しておくためのメモリ（ＲＡＭ）が必要であるという問
題点があった。When the main system (not shown) reads data from such a ROM, R
If it takes a long time K to read data from OM,
The main system is usually performing other processing during this time. Therefore, in order to retrieve the next data from the ROM (the address of the next data is the current address incremented or decremented by a certain value), the address latched in the address latch circuit 2 must be saved. The problem was that it required a large amount of memory (RAM).
本発明の目的は、アドレスの退避のためのＲＡＭを不要
にし、アドレスラッチ回路にラッチしているアドレスを
適宜データ出力端子より直接出力することを可能にした
読出し専用メモリを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a read-only memory that eliminates the need for a RAM for saving addresses and allows addresses latched in an address latch circuit to be directly output from a data output terminal as appropriate.
本発明による読出し専用メモリは、外部制御信号に応じ
て、データメモリのデータとアドレスラッチ回路にラッ
チされているアドレスを選択的に出力できる切換回路を
備えたことを特徴とする。The read-only memory according to the present invention is characterized in that it includes a switching circuit that can selectively output the data of the data memory and the address latched in the address latch circuit in response to an external control signal.
以下図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to the drawings.
第１図は本発明による続出専用メモリの一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a continuous read only memory according to the present invention.
本実施例は、第２図の従来例のデータメモリ４と出力制
御回路５との間にデータメモリのデータを出力するモー
ドとアドレスラッチ回路２にラッチされているアドレス
を出力する、モードを切換える制御信号が印加される制
御信号入力端子１０゜制御信号を反転するインバータ１
１．データメモリ１４の出力と制御信号の論理和をとる
オアゲー） １２１ｅ ｌ ２＠ｅ ｌ ２．１１２．
−アドレスラッチ回路２の出力とインバータ１１の出力
、すなわち制御信号の反転信号の論理和をとるオアゲー
）１２．。This embodiment switches between a mode in which the data in the data memory is output between the data memory 4 and the output control circuit 5 in the conventional example shown in FIG. 2, and a mode in which the address latched in the address latch circuit 2 is output. Control signal input terminal 10° to which a control signal is applied Inverter 1 that inverts the control signal
1. An or game that calculates the logical sum of the output of the data memory 14 and the control signal) 121e l 2@e l 2.112.
- OR game that calculates the logical sum of the output of the address latch circuit 2 and the output of the inverter 11, that is, the inverted signal of the control signal)12. .
１ｚい１ち。１２６．そしてそれぞれオアゲート１２１
と１２８．オアゲートｌ ２．と１２４．オアゲート１
２゜と１２・、オアゲート１２．と１２．の出力の論理
積をとる論理積回路１８１．１ Ｂ１． ｌ ８．、１
８．からなる切換回路９を備えたものである。1z 1chi. 126. and orgate 121 respectively.
and 128. Orgate l 2. and 124. or gate 1
2° and 12・, or gate 12. and 12. AND circuit 181.1 which takes the AND of the outputs of B1. l 8. ,1
8. It is equipped with a switching circuit 9 consisting of the following.
と〜で、切換回路９の一組、すなわちオアゲート１２１
と１２．ならびにアンドゲート１８．の作用について説
明する。and ~, one set of switching circuit 9, that is, OR gate 121
and 12. and and gate 18. The effect of this will be explained.
制御信号がＩｌｌのとき、その信号Ｉｌｌがオアゲ−）
１２．に、またインバータ１１を介して信号＠０１が
オアゲート１２．に印加される。そこで例えばデータメ
モリ４の出力が＠１１ならばオアゲート１２１の出力は
１１１、アドレスラッチ回路２の出力がＩＱＩならばオ
アゲート１２．の出力はＩＱＩとなり、アンドゲート１
８の出力は１０＠となる。同様にしてオアゲート１２１
と１２．Ｉの入力とアンドゲート１８□の出力の関係を
まとめると次表のようになる。When the control signal is Ill, the signal Ill is or-game)
12. Also, the signal @01 is passed through the inverter 11 to the OR gate 12. is applied to Therefore, for example, if the output of the data memory 4 is @11, the output of the OR gate 121 is 111, and if the output of the address latch circuit 2 is IQI, the output of the OR gate 12. The output of is IQI, and the AND gate 1
The output of 8 becomes 10@. Similarly, or gate 121
and 12. The relationship between the input of I and the output of AND gate 18□ is summarized in the following table.
オアゲー）１２．．１２４の入力とアンドゲート１ Ｂ
、の出力、オアゲー）１２．．１２．の入力とアンドゲ
ート１８．の出力、オアゲート１２ｙ−１２ｇの入力と
アンドゲート１８．の出力の関係も同様である。Or game) 12. ．． 124 inputs and AND gate 1 B
, output, or game) 12. ．． 12. input and AND gate18. output, inputs of OR gates 12y-12g and AND gate 18. The relationship between the outputs of is also similar.
このようにして、制御信号な１１″にすればアドレスラ
ンチ回路２の出力（アドレス）が出力制御回路５に出力
され、制御信号をｌｌＯ“にすればデータメモリ４の出
力（データ）が出力制御回路５に出力される。すなわち
、本実施例によればアドレスラッチ回路２にラッチされ
ているアドレスを適宜読出すことができる。In this way, when the control signal is set to 11", the output (address) of the address launch circuit 2 is output to the output control circuit 5, and when the control signal is set to 11", the output (data) of the data memory 4 is output controlled. It is output to circuit 5. That is, according to this embodiment, the address latched by the address latch circuit 2 can be read out as appropriate.
なお、本実施例においては、データメモリ４のアドレス
のビット数とデータのビット数が同じであるが、アドレ
スのビット数がデータのビット数より多い場合はアドレ
スラッチ回路２からの余分なアドレス出力線を出力制御
回路５に直接に接続し、又データのビット数がアドレス
のビット数よりも多い場合は余分なデータメモリ４の出
力線を出力制御回路５に直接、接続すればよい。In this embodiment, the number of address bits of the data memory 4 is the same as the number of data bits, but if the number of address bits is greater than the number of data bits, an extra address is output from the address latch circuit 2. If the number of data bits is greater than the number of address bits, the output line of the extra data memory 4 may be directly connected to the output control circuit 5.
以上説明したように、本発明の読出し専用メモリは従来
のデータメモリと出力制御回路の間に切換回路を設けて
、ラッチされたアドレスの内容を読出すことが可能とな
るため、あらかじめアドレスの内容を退避しておく Ｒ
ＡＭの必要がなくなり、結果的にソフトウェアの負担軽
減につながる。特に本発明は漢字ＲＯＭのデータ読出し
等でその効果は大きい。As explained above, in the read-only memory of the present invention, a switching circuit is provided between the conventional data memory and the output control circuit, and the contents of the latched address can be read out. Evacuate R
This eliminates the need for AM, which ultimately leads to a reduction in the burden on the software. The present invention is particularly effective in reading data from a kanji ROM.
第１図は本発明の読出し専用メモリの一実施例の要部を
示すブロック図、第２図は一従来例の要部を示すブロッ
ク図である。
２・・・・・・アドレスラッチ回路。
４・・・・・・データメモリ。
９・・・・・・切換回路。
１０・・・制御信号端子。
１１・・・インバータ。
１２、−１２１−１２１−１２４−１２１−１２６−１
２．ｒ−１２＠ ・・・・・・・・・オアゲート。
１８１．１８．．１Ｂ、 、１Ｂ４ ・・・・・・ア
ンドゲート。FIG. 1 is a block diagram showing a main part of an embodiment of a read-only memory of the present invention, and FIG. 2 is a block diagram showing a main part of a conventional example. 2...Address latch circuit. 4...Data memory. 9...Switching circuit. 10...Control signal terminal. 11...Inverter. 12, -121-121-124-121-126-1
2. r-12@・・・・・・・・・Orgate. 181.18. ．． 1B, , 1B4 ......and gate.
Claims (1)
て、外部制御信号に応じて、メモリアレイの内容とアド
レスラッチ回路にラッチされているアドレスとを選択的
に外部へ出力できる切換回路を備えたことを特徴とする
読出し専用メモリ。A read-only memory having an address latch circuit, characterized by comprising a switching circuit that can selectively output the contents of the memory array and the address latched in the address latch circuit to the outside in response to an external control signal. Read-only memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256082A JPS61134998A (en) | 1984-12-04 | 1984-12-04 | Read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256082A JPS61134998A (en) | 1984-12-04 | 1984-12-04 | Read-only memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134998A true JPS61134998A (en) | 1986-06-23 |
Family
ID=17287638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256082A Pending JPS61134998A (en) | 1984-12-04 | 1984-12-04 | Read-only memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134998A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157899U (en) * | 1987-03-31 | 1988-10-17 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137251A (en) * | 1978-04-17 | 1979-10-24 | Toshiba Corp | Code conversion system |
-
1984
- 1984-12-04 JP JP59256082A patent/JPS61134998A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137251A (en) * | 1978-04-17 | 1979-10-24 | Toshiba Corp | Code conversion system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157899U (en) * | 1987-03-31 | 1988-10-17 |
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