JPH0517574B2 - - Google Patents
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- JPH0517574B2 JPH0517574B2 JP57112387A JP11238782A JPH0517574B2 JP H0517574 B2 JPH0517574 B2 JP H0517574B2 JP 57112387 A JP57112387 A JP 57112387A JP 11238782 A JP11238782 A JP 11238782A JP H0517574 B2 JPH0517574 B2 JP H0517574B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主制御記憶回路と副制御記憶回路と
を備えたマイクロプログラム制御装置に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to a microprogram control device having a main control memory circuit and a sub control memory circuit.
従来技術と問題点
マイクロプログラム制御装置は、制御データを
記憶した制御記憶回路を備えており、命令コード
で指定された先頭番地から制御データを順次読出
し、その制御データに基づいてゲート回路や演算
回路等の被制御回路を制御して、データ処理を行
うものである。Prior Art and Problems A microprogram control device is equipped with a control storage circuit that stores control data, reads the control data sequentially from the first address specified by the instruction code, and uses the control data to control gate circuits and arithmetic circuits. It controls controlled circuits such as, etc., and performs data processing.
このような制御記憶回路に格納されている制御
データは、圧縮（エンコード）されているもので
あるから、制御記憶回路から読出した後、各部を
制御する制御信号に展開する為にデコードする必
要があり、又データフローの状態に応じては、条
件分岐等により制御を変更する場合が生じるもの
であるから、デコード回路が複雑となるものであ
つた。 The control data stored in such a control memory circuit is compressed (encoded), so after reading it from the control memory circuit, it must be decoded in order to develop it into control signals that control each part. Moreover, depending on the data flow state, control may be changed by conditional branching or the like, which makes the decoding circuit complicated.
発明の目的
本発明は、制御記憶回路から読出した制御デー
タをデコードするデコード回路の省略を可能と
し、且つ複雑な制御を高速で実行し得るようにす
ることを目的とする。以下実施例について詳細に
説明する。OBJECTS OF THE INVENTION It is an object of the present invention to make it possible to omit a decoding circuit that decodes control data read from a control storage circuit, and to enable complex control to be executed at high speed. Examples will be described in detail below.
発明の実施例
第１図は本発明の実施例の要部ブロツク図であ
り、主制御記憶回路CSとその主制御記憶回路CS
から読出した制御データの一部によりアクセスさ
れる副制御記憶回路CTとを有し、被制御回路と
して演算回路ALUを制御する場合を示す。Embodiment of the Invention FIG. 1 is a block diagram of main parts of an embodiment of the present invention, including a main control memory circuit CS and its main control memory circuit CS.
A case is shown in which the sub-control memory circuit CT is accessed by part of the control data read from the sub-control memory circuit CT, and the arithmetic circuit ALU is controlled as a controlled circuit.
同図に於いて、CSARはアドレスレジスタ、
CSDRは第１の制御データレジスタ、BDは分岐
決定回路、SELは選択回路、CTDRは第２の制御
データレジスタ、OP１，OP２は第１，第２オペ
ランドのレジスタ、Ｒは演算結果を保持するレジ
スタ、Ｇ１〜Ｇ４はゲート回路であり、OPCは
命令コード、DFSはデータフローステータス信
号、SCはデータフロー条件信号である。 In the figure, CSAR is an address register,
CSDR is the first control data register, BD is the branch decision circuit, SEL is the selection circuit, CTDR is the second control data register, OP1 and OP2 are the first and second operand registers, and R is the register that holds the operation result. , G1 to G4 are gate circuits, OPC is an instruction code, DFS is a data flow status signal, and SC is a data flow condition signal.
主制御記憶回路CS及び副制御記憶回路CTは、
同一アドレスにより複数の制御データが読出され
る構成のものであり、ゲート回路Ｇ１，Ｇ２及び
ゲート回路Ｇ３，Ｇ４を制御することにより選択
されて、第１の制御データレジスタCSDR及び第
２の制御データレジスタCTDRにそれぞれ制御
データがセツトされる。 The main control memory circuit CS and the sub control memory circuit CT are
The configuration is such that a plurality of control data are read by the same address, and is selected by controlling the gate circuits G1, G2 and gate circuits G3, G4, and the first control data register CSDR and the second control data Control data is set in each register CTDR.
命令コードOPCによる主制御記憶回路CSの先
頭アドレスがアドレスレジスタCSARにセツトさ
れ、そのアドレスにより主制御記憶回路CSがア
クセスさせて、同時に２個の制御データが読出さ
れ、分岐決定回路BDの出力信号で制御されるゲ
ート回路Ｇ１，Ｇ２により選択された制御データ
が第１の制御データレジスタCSDRにセツトされ
る。 The start address of the main control memory circuit CS by the instruction code OPC is set in the address register CSAR, and the main control memory circuit CS is accessed by that address, two pieces of control data are read out at the same time, and the output signal of the branch decision circuit BD is read out. The control data selected by the gate circuits G1 and G2 controlled by the gate circuits G1 and G2 is set in the first control data register CSDR.
この第１の制御データレジスタCSDRの内容
は、各部を制御する制御信号フイールドａと、副
制御記憶装置CTのアドレスとなるアドレスフイ
ールドｂと、選択回路SELへの選択信号となる選
択フイールドｃと、次の主制御記憶回路CSのア
ドレスとなる読出アドレスフイールドｄと、分岐
決定回路BDへの分岐条件信号となる分岐条件フ
イールドｅとからなる場合を示し、副制御記憶回
路CTは、アドレスフイールドｂの内容をアドレ
ス信号としてアクセスされる。 The contents of this first control data register CSDR include a control signal field a that controls each section, an address field b that serves as the address of the sub-control storage device CT, a selection field c that serves as a selection signal to the selection circuit SEL, The case is shown in which the sub control memory circuit CT consists of a read address field d which is the address of the next main control memory circuit CS, and a branch condition field e which is the branch condition signal to the branch decision circuit BD. Accessed using the contents as an address signal.
この副制御記憶回路CTからも同時に２個の制
御データが読出され、選択回路SELの出力信号で
制御されるゲート回路Ｇ３，Ｇ４により選択され
た制御データが第２の制御データレジスタ
CTDRにセツトされ、そのセツト内容は各部の
制御を行う制御信号となる。 Two pieces of control data are simultaneously read out from this sub-control storage circuit CT, and the control data selected by the gate circuits G3 and G4 controlled by the output signal of the selection circuit SEL is stored in the second control data register.
CTDR is set, and the set contents become control signals for controlling each part.
被制御回路としての演算回路ALU等に於いて
は、入力側と出力側とは時間的に入力側を先に制
御することが望ましいものであり、その為に、第
１の制御データレジスタCSDRの制御信号フイー
ルドａがアーリイ制御信号ECとなり、副制御記
憶回路CTから読出されて第２の制御データレジ
スタCTDRにセツトされた制御データは、制御
信号フイールドａより時間的に遅れることにな
り、これをレイト制御信号LCとする。即ち、時
間的に早い制御を必要とする回路部分の制御信号
を第１の制御データレジスタCSDRの制御信号フ
イールドａで形成し、それより時間的に遅い制御
で良い回路部分の制御信号を第２の制御データレ
ジスタCTDRの保持内容で形成することができ
る。 In the arithmetic circuit ALU etc. as a controlled circuit, it is desirable to control the input side first in terms of time between the input side and the output side, and for that reason, it is desirable to control the input side first. The control signal field a becomes the early control signal EC, and the control data read from the sub-control storage circuit CT and set in the second control data register CTDR is delayed in time from the control signal field a. Let the rate control signal be LC. That is, a control signal for a circuit portion that requires faster control in time is formed in the control signal field a of the first control data register CSDR, and a control signal for a circuit portion that requires slower control in time is generated in the second control signal field. It can be formed by the contents held in the control data register CTDR.
それにより、例えば、レジスタOP１，OP２に
セツトされたデータを演算回路ALUで演算処理
する場合、演算回路ALUの入力側がアーリイ制
御信号ECにより制御され、出力側とレジスタＲ
とがレイト制御信号LCにより制御されるから、
１マシンサイクルで演算処理結果をレジスタＲに
セツトすることができる。 Therefore, for example, when the data set in registers OP1 and OP2 are processed by the arithmetic circuit ALU, the input side of the arithmetic circuit ALU is controlled by the early control signal EC, and the output side and the register R
Since is controlled by the rate control signal LC,
The result of arithmetic processing can be set in register R in one machine cycle.
又分岐決定回路BDの出力信号によりゲート回
路Ｇ１，Ｇ２が制御され、主制御記憶回路CSか
ら同時に読出された２個の制御データの何れか一
方が第１の制御データレジスタCSDRに保持され
ることになるから、分岐条件に直ちに対応して制
御することができる。又副制御記憶回路CTも例
えば２個の制御データが格納されているので、第
１の制御データレジスタCSDRのアドレスフイー
ルドｂの内容をアドレスとしてアクセスされ、同
時に２個の制御データが読出され、選択回路SEL
の出力信号によりゲート回路Ｇ３，Ｇ４が制御さ
れて、何れか一方の制御データが第２の制御デー
タレジスタCTDRにセツトされる。従つて、ア
ドレスフイールドｂとしては、充分な圧縮を施し
たデータとして主記憶制御回路CSに格納するこ
とができる。 Furthermore, the gate circuits G1 and G2 are controlled by the output signal of the branch decision circuit BD, and one of the two pieces of control data read out simultaneously from the main control storage circuit CS is held in the first control data register CSDR. Therefore, control can be performed immediately in response to branch conditions. Furthermore, since the sub control memory circuit CT also stores, for example, two pieces of control data, it is accessed using the contents of the address field b of the first control data register CSDR as an address, and two pieces of control data are simultaneously read out and selected. circuit SEL
The gate circuits G3 and G4 are controlled by the output signal, and the control data for either one is set in the second control data register CTDR. Therefore, address field b can be stored in the main memory control circuit CS as sufficiently compressed data.
選択回路SELに入力されるデータフロー条件信
号SCは、演算回路ALUの演算サイクルに於ける
演算条件等によつて形成することが可能であり、
例えば、第１，第２のオペランドレジスタOP１，
OP２の特定ビツトや、アーリイ制御信号ECの特
定内容に従つて形成することができる。従つて、
選択フイールドｃのみでなく、データフロー条件
信号SCによつて、第２の制御データレジスタ
CTDRに保持される制御データを選択すること
ができる。 The data flow condition signal SC input to the selection circuit SEL can be formed based on the calculation conditions in the calculation cycle of the calculation circuit ALU,
For example, the first and second operand registers OP1,
It can be formed according to specific bits of OP2 or specific contents of early control signal EC. Therefore,
The selection field c as well as the data flow condition signal SC cause the second control data register to be
Control data held in CTDR can be selected.
この選択回路SELは、例えば、選択フイールド
ｃが“0000”の時に、データフロー条件信号SC
に関係なくゲート回路Ｇ３を開き、“0001”の時
に、データフロー条件信号SCに関係なくゲート
回路Ｇ４を開き、又“1010”の時に、データフロ
ー条件信号SCに応じてゲート回路Ｇ３又はゲー
ト回路Ｇ４を開くように、選択制御するものであ
る。従つて、データフローに応じて制御データを
第２の制御データレジスタCTDRにセツトする
ことができる。 For example, when the selection field c is "0000", the selection circuit SEL outputs the data flow condition signal SC.
The gate circuit G3 is opened regardless of the data flow condition signal SC when it is "0001", and the gate circuit G4 is opened regardless of the data flow condition signal SC when it is "1010". It selectively controls G4 to open. Therefore, control data can be set in the second control data register CTDR according to the data flow.
例えば、副制御記憶回路CTの制御データの一
方が、X1，X2，X3，…で、他方がY1，Y2，Y3，
…とすると、第１の制御データレジスタCSDRに
主制御記憶回路CSから読出されて保持されるア
ドレスフイールドｂは、順次＋１された内容とな
り、制御データが同時に読出された時、選択回路
SELの出力信号によりゲート回路Ｇ３，Ｇ４を制
御することによつて、例えば、順次X1，Y2，
X3，…、或いはY1，Y2，X3，…等の所望の順次
に従つた制御データを、第２の制御データレジス
タCTDRにセツトさせることができる。従つて、
少ない制御データ数で種々の制御が可能となる。 For example, one of the control data of the sub control storage circuit CT is X 1 , X 2 , X 3 , ... and the other is Y 1 , Y 2 , Y 3 ,
..., the address field b read out from the main control storage circuit CS and held in the first control data register CSDR becomes the content that is sequentially incremented by +1, and when the control data are read out at the same time, the selection circuit
By controlling the gate circuits G3 and G4 using the output signal of SEL, for example, X 1 , Y 2 ,
Control data according to a desired sequence such as X 3 , . . . or Y 1 , Y 2 , X 3 , . . . can be set in the second control data register CTDR. Therefore,
Various controls are possible with a small number of control data.
又、例えば、二つの値の差を求めて、その結果
を絶対値表現する処理の場合、差を求める演算結
果の符号が正であれば、その演算結果をそのまま
出力し、負であれば、演算回路ALUに再度入力
して、符号を正とする処理を行うことになる。そ
の場合、演算回路ALUの演算結果の最上位の符
号ビツトをデータフロー条件信号SCとし、差演
算により符号が負の場合は、次の演算サイクルに
演算回路ALUに於いて正の符号の値に変更する
処理を行わせることができる。 For example, in the case of processing to calculate the difference between two values and express the result as an absolute value, if the sign of the calculation result for calculating the difference is positive, the calculation result is output as is, and if it is negative, The signal is input again to the arithmetic circuit ALU and processed to make the sign positive. In that case, the most significant sign bit of the calculation result of the calculation circuit ALU is used as the data flow condition signal SC, and if the sign is negative by the difference calculation, it is changed to a value with a positive sign in the calculation circuit ALU in the next calculation cycle. It is possible to perform the process of changing.
又選択回路SELは、前述のように、選択フイー
ルドｃが“1010”の時に、データフロー条件信号
SCに応じてゲート回路Ｇ３，Ｇ４を開く制御を
行うものであり、例えば、選択回路SELの制御デ
ータX2が演算結果をレジスタＲにセツトしてそ
のまま出力するレイト制御信号LCを構成し、制
御データY2が演算結果をレジスタＲにセツトし、
再度演算回路ALUに入力（レジスタＲから演算
回路ALUに再度入力するゲート回路等の経路は
図示を省略）するレイト制御信号LCを構成する
場合、データフロー条件信号CSが正の符号を示
す例えば“０”の時に、ゲート回路Ｇ３を開く選
択制御信号が選択回路SELから出力され、又デー
タフロー条件信号SCが負の符号を示す“１”の
時に、ゲート回路Ｇ４を開く選択制御信号が選択
回路SELから出力されることになる。又データフ
ロー条件信号SCは、他のデータ処理の条件を示
すことも可能である。 Also, as mentioned above, the selection circuit SEL outputs the data flow condition signal when the selection field c is "1010".
Control is performed to open gate circuits G3 and G4 according to SC. For example, control data X2 of selection circuit SEL constitutes a late control signal LC that sets the calculation result in register R and outputs it as is. Data Y 2 sets the operation result to register R,
When configuring the rate control signal LC that is input again to the arithmetic circuit ALU (paths such as gate circuits that are input from the register R to the arithmetic circuit ALU again are not shown), the data flow condition signal CS indicates a positive sign, for example, “ When the data flow condition signal SC is "1" indicating a negative sign, the selection control signal that opens the gate circuit G3 is output from the selection circuit SEL. It will be output from SEL. The data flow condition signal SC can also indicate other data processing conditions.
又副制御記憶回路CTを書込み可能の記憶回路
構成とすることにより、機能変更を必要とする場
合には、この副制御記憶回路CTの内容を変更す
ることにより、容易に対処できるので、デコード
回路の構成を変更しなければならない従来例に比
較して、マイクロプログラム制御の利点を効果的
に発揮できることになる。 In addition, by making the sub-control memory circuit CT a writable memory circuit configuration, if the function needs to be changed, it can be easily handled by changing the contents of the sub-control memory circuit CT. This means that the advantages of microprogram control can be effectively demonstrated compared to the conventional example in which the configuration of the system must be changed.
前述の実施例に於いて、主制御記憶回路CSは
１個の制御データが読出される構成とすることも
可能であり、分岐等の場合は、副制御記憶回路
CTからの制御データの選択で対処させることも
できる。又副制御記憶回路CTを複数個とし、第
１の制御デーイジタレジスタCSDRに、複数個の
副制御記憶回路対応のアドレスフイールドを設け
ることもできる。 In the above-mentioned embodiment, the main control memory circuit CS can be configured such that one piece of control data is read out, and in the case of branching, the sub control memory circuit CS
This can also be done by selecting control data from CT. It is also possible to provide a plurality of sub-control memory circuits CT and provide the first control data register CSDR with address fields corresponding to the plurality of sub-control memory circuits.
発明の効果
以上説明したように、本発明は、主制御記憶回
路CSから読出した制御データを第１の制御デー
タレジスタCSDRにセツトし、その第１の制御デ
ータレジスタCSDRにセツトされた制御データの
一部を１マシンサイクルの前半のアーリイ制御信
号ECとして演算回路ALU等の被制御回路を制御
し、且つ第１の制御データレジスタCSDRにセツ
トされた制御データの他の一部により副制御記憶
回路CTをアクセスして制御データを読出し、そ
れを選択的に第２の制御データレジスタCTDR
にセツトして、１マシンサイクルの後半の制御信
号LCとして演算回路ALU等の被制御回路を制御
し、演算回路ALU等の被制御回路に於ける処理
を１マシンサイクルで実行させることができる。Effects of the Invention As explained above, the present invention sets the control data read from the main control storage circuit CS into the first control data register CSDR, and sets the control data set in the first control data register CSDR. A part of the control data is used as the early control signal EC in the first half of one machine cycle to control controlled circuits such as the arithmetic circuit ALU, and the other part of the control data set in the first control data register CSDR is used to control the sub control storage circuit. CT is accessed to read control data, and it is selectively transferred to the second control data register CTDR.
It is possible to control a controlled circuit such as the arithmetic circuit ALU using the control signal LC in the second half of one machine cycle, and execute processing in the controlled circuit such as the arithmetic circuit ALU in one machine cycle.
又第１の制御データレジスタCSDRにセツトさ
れた制御データの更に他の一部と、データフロー
条件信号SCにより、選択回路SELは、副制御記
憶回路CTから読出した制御データを選択して第
２の制御データレジスタCTDRにセツトするも
のであり、それにより、制御データをデコードす
る為の複雑な構成のデコード回路を用いることな
く、各種の制御を所望の条件に従つて実行するこ
とができる利点がある。 Further, according to still another part of the control data set in the first control data register CSDR and the data flow condition signal SC, the selection circuit SEL selects the control data read out from the sub-control storage circuit CT and stores it in the second control data register. This has the advantage that various controls can be executed according to desired conditions without using a complex decoding circuit to decode the control data. be.
第１図は本発明の実施例の要部ブロツク図であ
る。CSARはアドレスレジスタ、CSは主制御記
憶回路、CSDRは第１の制御データレジスタ、
CTは副制御記憶回路、CTDRは第２の制御デー
タレジスタ、ALUは被制御回路としての演算回
路、OP１，OP２はオペランドレジスタ、Ｒはレ
ジスタ、BDは分岐決定回路、SELは選択回路、
Ｇ１〜Ｇ４はゲート回路、ECはアーリイ制御信
号、LCはレイト制御信号、SCはデータフロー条
件信号である。
FIG. 1 is a block diagram of essential parts of an embodiment of the present invention. CSAR is the address register, CS is the main control storage circuit, CSDR is the first control data register,
CT is a sub-control storage circuit, CTDR is a second control data register, ALU is an arithmetic circuit as a controlled circuit, OP1 and OP2 are operand registers, R is a register, BD is a branch decision circuit, SEL is a selection circuit,
G1 to G4 are gate circuits, EC is an early control signal, LC is a late control signal, and SC is a data flow condition signal.
Claims (1)
主制御記憶回路から読出された制御データを保持
する第１の制御データレジスタと、該第１の制御
データレジスタに保持された前記制御データの一
部によりアクセスされる副制御記憶回路と、前記
第１の制御データレジスタに保持された前記制御
データの他の一部とデータフロー条件信号とを加
える選択回路と、前記副制御記憶回路から同時に
読出された複数の制御データを前記選択回路によ
り選択して保持する第２の制御データレジスタ
と、前記第１の制御データレジスタに保持された
前記制御データの更に他の一部を１マシンサイク
ルの前半のアーリイ制御信号とし、且つ前記第２
の制御データレジスタに保持された制御データを
前記１マシンサイクルの後半のレイト制御信号と
して制御される被制御回路とを備えたことを特徴
とするマイクロプログラム制御装置。1 A main control storage circuit that stores control data, a first control data register that holds control data read from the main control storage circuit, and one of the control data held in the first control data register. a sub-control storage circuit accessed by the sub-control storage circuit; a selection circuit that adds another part of the control data held in the first control data register and a data flow condition signal; and a selection circuit that simultaneously reads from the sub-control storage circuit. a second control data register that selects and holds a plurality of control data that have been selected by the selection circuit, and another part of the control data held in the first control data register that is and the second early control signal.
A microprogram control device comprising: a controlled circuit controlled by using control data held in a control data register as a late control signal in the latter half of one machine cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238782A JPS592146A (en) | 1982-06-29 | 1982-06-29 | Microprogram control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238782A JPS592146A (en) | 1982-06-29 | 1982-06-29 | Microprogram control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592146A JPS592146A (en) | 1984-01-07 |
| JPH0517574B2 true JPH0517574B2 (en) | 1993-03-09 |
Family
ID=14585397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11238782A Granted JPS592146A (en) | 1982-06-29 | 1982-06-29 | Microprogram control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592146A (en) |
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|---|---|---|---|---|
| JPS61170828A (en) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | Microprogram control device |
| JPS6384875U (en) * | 1986-11-21 | 1988-06-03 |
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-
1982
- 1982-06-29 JP JP11238782A patent/JPS592146A/en active Granted
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Also Published As
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|---|---|
| JPS592146A (en) | 1984-01-07 |
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