JPS61121614A - レベル調整回路を備えた符号化及び復号化回路 - Google Patents
レベル調整回路を備えた符号化及び復号化回路Info
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- JPS61121614A JPS61121614A JP24239084A JP24239084A JPS61121614A JP S61121614 A JPS61121614 A JP S61121614A JP 24239084 A JP24239084 A JP 24239084A JP 24239084 A JP24239084 A JP 24239084A JP S61121614 A JPS61121614 A JP S61121614A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音声信号やアナログデータ信号等の音声帯域
アナログ信号をディジタル信号に変換する機能及び逆変
換する機能をもつ符号化及び復号化回路（以下、Ｃ０Ｄ
ＥＣと略称する）に関する。
アナログ信号をディジタル信号に変換する機能及び逆変
換する機能をもつ符号化及び復号化回路（以下、Ｃ０Ｄ
ＥＣと略称する）に関する。
特に２本発明は、外部より制御用のシリアル８ピツトの
ディジタル信号を入力することによって、送信部の可変
増幅器と受信部の可変減衰器Ｃ二より送信及び受信アナ
ログ入力信号のレベルを送受独立にディジタル制御でき
るｃｏＤＥｃＣ−関するものである。
ディジタル信号を入力することによって、送信部の可変
増幅器と受信部の可変減衰器Ｃ二より送信及び受信アナ
ログ入力信号のレベルを送受独立にディジタル制御でき
るｃｏＤＥｃＣ−関するものである。
ＰＣＭ通信方式において、アナログ入出力レベルは各チ
ャンネルごとに異なっており、一度設定されたレベルが
変更されることもありうる。
ャンネルごとに異なっており、一度設定されたレベルが
変更されることもありうる。
従来は、各チャンネルごとに異なっているアナログレベ
ルとＣ０ＤＥＣの符号器及び復号器のレールを、何種類
か２減衰量をも、た抵抗減衰器をストラップ線を用いて
接続することにより。
ルとＣ０ＤＥＣの符号器及び復号器のレールを、何種類
か２減衰量をも、た抵抗減衰器をストラップ線を用いて
接続することにより。
最適に合せ込んでいた。
しかしながら、このような抵抗減衰器によるレベル設定
では、以下の欠点がある。■抵抗減衰器のレベル設定す
るストラップ時間と労力を必要とする。■ＰＣＭ回路装
置のアナログ入出力レベルの変更に対して矛軟性がない
。■符号器、復号器を制御する周辺回路がＬＳＩ化して
いくことＣ二より、安価で小型なものになっていくのに
比べ、ＰＣＭ回線装置のチャンネル毎の高価で広い実装
スペースが必要である。
では、以下の欠点がある。■抵抗減衰器のレベル設定す
るストラップ時間と労力を必要とする。■ＰＣＭ回路装
置のアナログ入出力レベルの変更に対して矛軟性がない
。■符号器、復号器を制御する周辺回路がＬＳＩ化して
いくことＣ二より、安価で小型なものになっていくのに
比べ、ＰＣＭ回線装置のチャンネル毎の高価で広い実装
スペースが必要である。
本発明の目的は、符号化及び復号化回路（Ｃ０ＤＥＣ）
のアナログ入出力レベルをディジタル制御できるレベル
調整回路を備えることにより。
のアナログ入出力レベルをディジタル制御できるレベル
調整回路を備えることにより。
従来の抵抗減衰器を削除し、ストラップ時間と労力を不
要とすること、アナログレベルの変更に対する矛軟性を
もたせること及び抵抗減衰器を削除することにより、ｐ
ｃＭ回路装置の低価格と小型をはかることを可能とした
符号化及び復号化回路（ＣＯＤＫＣ）を提供することに
ある。
要とすること、アナログレベルの変更に対する矛軟性を
もたせること及び抵抗減衰器を削除することにより、ｐ
ｃＭ回路装置の低価格と小型をはかることを可能とした
符号化及び復号化回路（ＣＯＤＫＣ）を提供することに
ある。
本発明の符号化及び復号化回路は、送信部の可変増幅器
と、それを制御するシリアル８ビツトの第１の制御用デ
ィジタル信号を取り込む第１のレジスタ回路と、その信
号を記憶する第１のラッチ回路と、受信部のディジタル
制御可能な可変減衰器と、それを制御するシリアル８ピ
ツトの第２の制御用ディジタル信号を取り込む第２のレ
ジスタ回路と、その信号を記憶する第２のラッチ回路と
、第１及び第２のラッチ回路に記憶した８ビツトのディ
ジタル信号を判別する送信、受信用判別回路と、送信、
受信用シリアル８ビツトの入力端子をプルアップするプ
ルアップ抵抗とを有するレベル調整回路を備えている。
と、それを制御するシリアル８ビツトの第１の制御用デ
ィジタル信号を取り込む第１のレジスタ回路と、その信
号を記憶する第１のラッチ回路と、受信部のディジタル
制御可能な可変減衰器と、それを制御するシリアル８ピ
ツトの第２の制御用ディジタル信号を取り込む第２のレ
ジスタ回路と、その信号を記憶する第２のラッチ回路と
、第１及び第２のラッチ回路に記憶した８ビツトのディ
ジタル信号を判別する送信、受信用判別回路と、送信、
受信用シリアル８ビツトの入力端子をプルアップするプ
ルアップ抵抗とを有するレベル調整回路を備えている。
本発明は、送信部のアナログ入力信号が符号器入力端子
に印加されるまでに、符号化及び復号化回路の外部より
入力される８ビツトの第１の制御用ディジタル信号によ
って、送信部の可変増幅器の増幅量を任意（＝可変し、
符号器のレベルに最適に合せ込み、受信部の復号器のア
ナログ出力信号が符号化及び復号化回路のアナログ出力
端子（２至る間に、符号化及び復号化回路の外部より入
力される８ビツトの第２の制御用ディジタル信号によっ
て、受信部のディジタル制御可能な可変減衰器の減衰量
を任意に可変することにより復号器とＰＣＭ回線装置の
受信部アナログレベルを最適に合せ込む。又、８ビツト
の前記第１及び第２の制御用のディジタル信号の入力ピ
ン（入力端子）をプルアップすることにより、その入力
ピンを開放状態で可変増幅器及び可変減衰器をＯｄＢの
状態にし、従来の符号化及び復号化回路と同様（２使用
できる。さらに、送信部と受信部に、レジスタ回路、ラ
ッチ回路及び判別回路を送信、受信用に設けるこ゛とに
より、装置側での制御用シリアル８ビットのデータ源を
送信部と受信部用に分けるか、同一のデータ源を用いる
かの矛軟性をもたせる。
に印加されるまでに、符号化及び復号化回路の外部より
入力される８ビツトの第１の制御用ディジタル信号によ
って、送信部の可変増幅器の増幅量を任意（＝可変し、
符号器のレベルに最適に合せ込み、受信部の復号器のア
ナログ出力信号が符号化及び復号化回路のアナログ出力
端子（２至る間に、符号化及び復号化回路の外部より入
力される８ビツトの第２の制御用ディジタル信号によっ
て、受信部のディジタル制御可能な可変減衰器の減衰量
を任意に可変することにより復号器とＰＣＭ回線装置の
受信部アナログレベルを最適に合せ込む。又、８ビツト
の前記第１及び第２の制御用のディジタル信号の入力ピ
ン（入力端子）をプルアップすることにより、その入力
ピンを開放状態で可変増幅器及び可変減衰器をＯｄＢの
状態にし、従来の符号化及び復号化回路と同様（２使用
できる。さらに、送信部と受信部に、レジスタ回路、ラ
ッチ回路及び判別回路を送信、受信用に設けるこ゛とに
より、装置側での制御用シリアル８ビットのデータ源を
送信部と受信部用に分けるか、同一のデータ源を用いる
かの矛軟性をもたせる。
次に本発明の実施例について図面を参照して説明する。
第１図は９本発明の一実施例による符号化及び復号化回
路（ＧＯＤＥＣ）を示している。本実施例は、レベル調
整回路を収容したｒ、ＳＩ Ｃ０ＤＥＣである。まず、
送受信部のレベル調整回路より説明すると、送信部のレ
ベル調整部は入カパッファアンプ２ｔ−可変増幅器とし
、受信部のレベル調整部としては、フィルタ１９と出力
バッファアンプ２１の間５ニディジタル制御可能な可変
減衰器２０を設けている。送信部では、増幅器２の増幅
範囲を０〜１５．５１４Ｂ］とすると、アナログ入力端
子（Ａ４Ｎ ） １には、上２゜５（Ｖ）の最大振幅を
もつ信号から、上０゜４１９７０１［Ｖ］の最大振幅を
もつ信号までを符号器の最大符号値±２．５〔Ｖ〕に最
適に合せ込むことができる。送信部で。
路（ＧＯＤＥＣ）を示している。本実施例は、レベル調
整回路を収容したｒ、ＳＩ Ｃ０ＤＥＣである。まず、
送受信部のレベル調整回路より説明すると、送信部のレ
ベル調整部は入カパッファアンプ２ｔ−可変増幅器とし
、受信部のレベル調整部としては、フィルタ１９と出力
バッファアンプ２１の間５ニディジタル制御可能な可変
減衰器２０を設けている。送信部では、増幅器２の増幅
範囲を０〜１５．５１４Ｂ］とすると、アナログ入力端
子（Ａ４Ｎ ） １には、上２゜５（Ｖ）の最大振幅を
もつ信号から、上０゜４１９７０１［Ｖ］の最大振幅を
もつ信号までを符号器の最大符号値±２．５〔Ｖ〕に最
適に合せ込むことができる。送信部で。
レベル調整部を増幅器ζ二したことより、アナログ入力
端子１に股大振幅±２．５［Ｖ］を含む信号から上０゜
４１９７０１（ｖ）を含む信号までならば、増幅器２の
増幅量を可変することにより、 ｒ、、５ＩＣＯＤＫ
Ｃ内で直線性のよい上２゜５ ［Ｖ ：］の範囲でアナ
ログ信号を取り扱うことができ、入カパッファアンブ２
．フィルタ３内のアンプのダイナミックレンジを符号器
４の最大符号値±２．５１：Ｖ）と同一にすることがで
きる。従って、バッフ１アンプ２．フィルタ３内のアン
プを特別にダイナミックレンジの広いアンプを設計する
必要はなくなる。受信部では、減衰器２０の減衰範囲を
０〜１５．５（ｄＢ］とすると、復号器１８の最大復号
値±２．５１：ｖ〕の振幅を含むアナログ信号を。
端子１に股大振幅±２．５［Ｖ］を含む信号から上０゜
４１９７０１（ｖ）を含む信号までならば、増幅器２の
増幅量を可変することにより、 ｒ、、５ＩＣＯＤＫ
Ｃ内で直線性のよい上２゜５ ［Ｖ ：］の範囲でアナ
ログ信号を取り扱うことができ、入カパッファアンブ２
．フィルタ３内のアンプのダイナミックレンジを符号器
４の最大符号値±２．５１：Ｖ）と同一にすることがで
きる。従って、バッフ１アンプ２．フィルタ３内のアン
プを特別にダイナミックレンジの広いアンプを設計する
必要はなくなる。受信部では、減衰器２０の減衰範囲を
０〜１５．５（ｄＢ］とすると、復号器１８の最大復号
値±２．５１：ｖ〕の振幅を含むアナログ信号を。
上２゜５（Ｖ〕の最大振幅をもつ信号から上０゜４１９
７０１〔ｖ〕の最大振幅をもつ信号までをアナログ出力
端子（ＡＯＵＴ） ２２に出力でき、これに上りＰＣＭ
回路装置の受信側アナログ信号レベルとＬＳＩＣ０ＤＦ
ｉＣの復号器の信号レベルを最適に合せることができる
。受信部でレベル調整部を減衰器２０にしたことにより
、上２゜５［Ｖ］の最大振幅をもつ信号から±α４１９
７０１（Ｖ）の最大振幅をもつ信号までならば、減衰器
２０の減衰量を可変することにより、ＬＳＩ Ｃ０ＤＥ
Ｃ内で直線性のよい上２゜５（Ｖ）の範囲でアナログ信
号を取り扱うことができ、出力バッファアンプ２１のダ
イナミックレンジを復号器１８の最大復号値±２．５〔
■〕と同一にすることができる。従って、出力バッフ１
アンプ２１を特別にダイナミックレンジの広いアンプに
設計しなくともよいことになる。
７０１〔ｖ〕の最大振幅をもつ信号までをアナログ出力
端子（ＡＯＵＴ） ２２に出力でき、これに上りＰＣＭ
回路装置の受信側アナログ信号レベルとＬＳＩＣ０ＤＦ
ｉＣの復号器の信号レベルを最適に合せることができる
。受信部でレベル調整部を減衰器２０にしたことにより
、上２゜５［Ｖ］の最大振幅をもつ信号から±α４１９
７０１（Ｖ）の最大振幅をもつ信号までならば、減衰器
２０の減衰量を可変することにより、ＬＳＩ Ｃ０ＤＥ
Ｃ内で直線性のよい上２゜５（Ｖ）の範囲でアナログ信
号を取り扱うことができ、出力バッファアンプ２１のダ
イナミックレンジを復号器１８の最大復号値±２．５〔
■〕と同一にすることができる。従って、出力バッフ１
アンプ２１を特別にダイナミックレンジの広いアンプに
設計しなくともよいことになる。
る。
欠（ニレベル調整回路のディジタル制御部について説明
する。送信部において、入力端子（ＸＤＡＴＡＩ：Ｎ）
９に印加されたシリアル８ビツトの第１の制御用ディジ
タル信号は、送信部のクロックパルス及び同期パルス（
＝よってシフトレジスタ８（＝読み込まれる。レジスタ
８に読み込まれたディジタル信号のＭＳＢから第２ビツ
トと第５ビツトは判別回路７に人力され、第２ビツトと
第３ピツトの組み合せにより１表１のモードを設定する
。レベル不変モードでは２判別回路７よりラッチ回路６
ヘラツチパルスを出力せず。
する。送信部において、入力端子（ＸＤＡＴＡＩ：Ｎ）
９に印加されたシリアル８ビツトの第１の制御用ディジ
タル信号は、送信部のクロックパルス及び同期パルス（
＝よってシフトレジスタ８（＝読み込まれる。レジスタ
８に読み込まれたディジタル信号のＭＳＢから第２ビツ
トと第５ビツトは判別回路７に人力され、第２ビツトと
第３ピツトの組み合せにより１表１のモードを設定する
。レベル不変モードでは２判別回路７よりラッチ回路６
ヘラツチパルスを出力せず。
ラッチ回路６の内容は変わらない。レベル設定モードで
はラッチ回路６ヘランチパルス（＝よってシフトレジス
タ８の第４〜第８ピツトを続み込み、その組み合せによ
り０．５（ｄＢ］ステップで０〜１５．５（ｄＢ：ｌま
での範囲で増幅器２の増幅量を設定する。スルーモード
では、増幅器２の増幅量をラッチ回路６の第４〜第８ビ
ツトにかかわらず９判別回路７のスルーパルス（−よＩ
Ｊ Ｏ（ｄＢ）に設定する。増幅器２はラッチ回路乙の
第４〜第８ピツ）の組み合せにより表２の増幅量を得ら
れるように回路を構成する。この増幅器２には従来よく
知られているＲ −Ａｒｒａｙ型やＣ−Ａｒｒ＆７型を
用いることができる。要はアナログ入力端子１から符号
器４の入力段までに０．５［ａＢ］のステップで０〜１
５．５ ［ａＢ）のステップの増幅量が得られる構成に
なっていればよい。ここで例をあげると、アナログ入力
端子１に最大振幅±０．４１９７０１〔ｖ〕を含む信号
が入力された場合、 ＸＤＡＴＡ ＩＮ９にｒｌｏｌｏ
ｏｏｏｏＪを送信クロックと同期パルスに同期して入力
すると、第２と第３ビツトが「０１」よりモードはレベ
ル設定モードで、第４から第８ビツトが「０００００」
であるから増幅器２は１５．５ （ａＢ〕の増幅量をも
ち、アナログ入力端子１に印加されるアナログ信号レベ
ルと符号器４の最大符合化レベルを最適Ｃ：合せること
ができる。
はラッチ回路６ヘランチパルス（＝よってシフトレジス
タ８の第４〜第８ピツトを続み込み、その組み合せによ
り０．５（ｄＢ］ステップで０〜１５．５（ｄＢ：ｌま
での範囲で増幅器２の増幅量を設定する。スルーモード
では、増幅器２の増幅量をラッチ回路６の第４〜第８ビ
ツトにかかわらず９判別回路７のスルーパルス（−よＩ
Ｊ Ｏ（ｄＢ）に設定する。増幅器２はラッチ回路乙の
第４〜第８ピツ）の組み合せにより表２の増幅量を得ら
れるように回路を構成する。この増幅器２には従来よく
知られているＲ −Ａｒｒａｙ型やＣ−Ａｒｒ＆７型を
用いることができる。要はアナログ入力端子１から符号
器４の入力段までに０．５［ａＢ］のステップで０〜１
５．５ ［ａＢ）のステップの増幅量が得られる構成に
なっていればよい。ここで例をあげると、アナログ入力
端子１に最大振幅±０．４１９７０１〔ｖ〕を含む信号
が入力された場合、 ＸＤＡＴＡ ＩＮ９にｒｌｏｌｏ
ｏｏｏｏＪを送信クロックと同期パルスに同期して入力
すると、第２と第３ビツトが「０１」よりモードはレベ
ル設定モードで、第４から第８ビツトが「０００００」
であるから増幅器２は１５．５ （ａＢ〕の増幅量をも
ち、アナログ入力端子１に印加されるアナログ信号レベ
ルと符号器４の最大符合化レベルを最適Ｃ：合せること
ができる。
次に受信部について説明すると、 ＲＤＡＴＡ工Ｎ１２
に印加されたシリアル８ビツトの第２の制御用ディジタ
ル信号は送信部のクロックパルス及び送信同期パルスに
よってシフトレジスタ１４力され、第２ビツトと第３ビ
ツトの組み合せにより表３のモードを設定する。レベル
不変モードでは判別回路１５よりラッチ回路１６ヘラツ
チパルスを出力せず、ラッチ回路１６の内容は変わらな
い。設定モードでは、シフトレジスタ回路１４内の第４
〜第８ビツトをラッチ回路１６に判別回路１５より出力
されるラッチパルスで読み込み第４〜第８ビツトの組み
合せにより０．５［ａＢ〕ステップで０〜１５．５ ［
ｄＢ：ｌの範囲で減衰器２０の減衰量を設定する。スル
ーモードではラッチ回路１６内の第４〜第８ビツトにか
かわらず判別回路１５より出力されるスルーパルスによ
って減衰器２０の減衰量を０ （ｄＢ） ｌ二設定する
。減衰器２０はラッチ回路１６内の第４〜第８ビツトの
組み合せにより表２の減衰量を得られるようＣ二構成す
る。例えば、アナログ出力端子２２；２最大振幅ｆ０．
４１９７０１［：Ｖ］をもつ信号を出力させたい場合Ｃ
二は、 ＲＤＡＴＡ工Ｎ１２にｒ１１００００００Ｊを
送信クロックと送信同期パルスＣ：同期させて入力する
。すると第２と第３ビツトが「１０」よりレベル設定モ
ード（＝なり、第４〜第８ビツトがｒｏ ００００Ｊで
あるから減衰器２０は１５．５（ｄＢ）の減衰量をもち
、復号器１８のレベルとアナログ出力端子２２より出力
されるＰＣＭ回線装置のアナログレベルを最適Ｃ２合せ
ることができる。
に印加されたシリアル８ビツトの第２の制御用ディジタ
ル信号は送信部のクロックパルス及び送信同期パルスに
よってシフトレジスタ１４力され、第２ビツトと第３ビ
ツトの組み合せにより表３のモードを設定する。レベル
不変モードでは判別回路１５よりラッチ回路１６ヘラツ
チパルスを出力せず、ラッチ回路１６の内容は変わらな
い。設定モードでは、シフトレジスタ回路１４内の第４
〜第８ビツトをラッチ回路１６に判別回路１５より出力
されるラッチパルスで読み込み第４〜第８ビツトの組み
合せにより０．５［ａＢ〕ステップで０〜１５．５ ［
ｄＢ：ｌの範囲で減衰器２０の減衰量を設定する。スル
ーモードではラッチ回路１６内の第４〜第８ビツトにか
かわらず判別回路１５より出力されるスルーパルスによ
って減衰器２０の減衰量を０ （ｄＢ） ｌ二設定する
。減衰器２０はラッチ回路１６内の第４〜第８ビツトの
組み合せにより表２の減衰量を得られるようＣ二構成す
る。例えば、アナログ出力端子２２；２最大振幅ｆ０．
４１９７０１［：Ｖ］をもつ信号を出力させたい場合Ｃ
二は、 ＲＤＡＴＡ工Ｎ１２にｒ１１００００００Ｊを
送信クロックと送信同期パルスＣ：同期させて入力する
。すると第２と第３ビツトが「１０」よりレベル設定モ
ード（＝なり、第４〜第８ビツトがｒｏ ００００Ｊで
あるから減衰器２０は１５．５（ｄＢ）の減衰量をもち
、復号器１８のレベルとアナログ出力端子２２より出力
されるＰＣＭ回線装置のアナログレベルを最適Ｃ２合せ
ることができる。
なお、入力ビン９及び１２：；加えられる第１及び第２
の制御用ディジタル信号のＭＳＢは桁そろえのためのも
ので、レベル調整１；は使用されない。
の制御用ディジタル信号のＭＳＢは桁そろえのためのも
ので、レベル調整１；は使用されない。
次に、プルアップ抵抗１０，１３について説明する。入
力ビン９及び１２をプルアップ抵抗１０゜１５によって
ＬＳＩＣ０ＤＫＯ内でプルアップしており、入力ビン９
，１２を解放で使用した場合。
力ビン９及び１２をプルアップ抵抗１０゜１５によって
ＬＳＩＣ０ＤＫＯ内でプルアップしており、入力ビン９
，１２を解放で使用した場合。
入力データは常に「１」である。表１及び表３よりモー
ドは送信部、受信部ともスルーモード（＝なる。この機
能を有することにより、シリアル８ビツトのデータ源や
そのデータを送信部のクロック、同期パルス（；同期さ
せる制御回路がなくとも、従来の抵抗減衰器を用いたＬ
ＳＩＣ０ＤＫＯと同様１二使用することもできる。
ドは送信部、受信部ともスルーモード（＝なる。この機
能を有することにより、シリアル８ビツトのデータ源や
そのデータを送信部のクロック、同期パルス（；同期さ
せる制御回路がなくとも、従来の抵抗減衰器を用いたＬ
ＳＩＣ０ＤＫＯと同様１二使用することもできる。
次）二８ビットデータの制御系、つまり入力ビン９及び
１２．シフトレジスタ８及び１４．ラッチ回路６及び１
６９判別回路７及び１５を、送信受信部に別々に用いる
ことを説明する。表１及び表３より、送信部は第２ビツ
トと第３ビツトが「０１」のときのみレベル設定でき、
受信部は第２ビツトと第３ビツトが「１０」のときのみ
レベル設定できる。このことより、入力ビン９と入力ピ
ン１２とを短絡して同じデータ源から８ビツトのディジ
タル信号を入力して、送信受信部のレベル調整回路を制
御でき、ＰＣＭ回線装置側での８ビツトのデータ源及び
制御回路構成やプリント配線パターンの矛軟性を持せる
ことができる。
１２．シフトレジスタ８及び１４．ラッチ回路６及び１
６９判別回路７及び１５を、送信受信部に別々に用いる
ことを説明する。表１及び表３より、送信部は第２ビツ
トと第３ビツトが「０１」のときのみレベル設定でき、
受信部は第２ビツトと第３ビツトが「１０」のときのみ
レベル設定できる。このことより、入力ビン９と入力ピ
ン１２とを短絡して同じデータ源から８ビツトのディジ
タル信号を入力して、送信受信部のレベル調整回路を制
御でき、ＰＣＭ回線装置側での８ビツトのデータ源及び
制御回路構成やプリント配線パターンの矛軟性を持せる
ことができる。
表１ 送信部モード表
Ｄ２．ＤＳえは第２．第３ビツトとする、以下余日
表２ レベル設定表
量とする。
表５ 受信部モード表
〔発明の効果〕
本発明により、従来必要であった抵抗減衰器のレベル設
定のためのストラップ時間と労力を削除でき、ＰＣ！Ｍ
回線装置のアナログ入出力レベルの変更）；対して矛軟
性を持たせることができ、更（：、従来の抵抗減衰器を
本発明のレベル調整回路に置き変えるととによりＰＯＭ
回路装置の低価格化及び小型化を計ることができるなど
の効果を得ることができる。
定のためのストラップ時間と労力を削除でき、ＰＣ！Ｍ
回線装置のアナログ入出力レベルの変更）；対して矛軟
性を持たせることができ、更（：、従来の抵抗減衰器を
本発明のレベル調整回路に置き変えるととによりＰＯＭ
回路装置の低価格化及び小型化を計ることができるなど
の効果を得ることができる。
以下余日
（：！０ＤＫＣのブロック図であｔｏ
ｌ・・・ＡＩＲ（アナログ入力端子）、２・・・入カバ
ソファアンプ、５・・・フィルタ、４・・・符号器。
ソファアンプ、５・・・フィルタ、４・・・符号器。
５・・・Ｄｏ、、１． （Ｐ ＯＭ出力端子）、６・・
・ラッチ回路。
・ラッチ回路。
７・・・判別回路、８・・・レジスタ回路、？・・・Ｘ
ＤＡＪＡＩＮ、１Ｑ・・・プルアップ抵抗、１１・・
・送信部制御／（／Ｌｌス発生ｍ、１２・・・ＲＤＡＴ
Ａ ＩＮ 、 １３・・・プル２０・・・減衰器、２
１・・・出力バッファ、２２・・・靜竹（アナログ出力
端子）。
ＤＡＪＡＩＮ、１Ｑ・・・プルアップ抵抗、１１・・
・送信部制御／（／Ｌｌス発生ｍ、１２・・・ＲＤＡＴ
Ａ ＩＮ 、 １３・・・プル２０・・・減衰器、２
１・・・出力バッファ、２２・・・靜竹（アナログ出力
端子）。
、１人（７１２７）弁理士後藤洋介
第１ 図
Claims (1)
- １、アナログ信号を受ける第１の入力端子とディジタル
信号を送出する第１の出力端子との間に接続された符号
器と、ディジタル信号を受ける第２の入力端子とアナロ
グ信号を送出する第２の出力端子との間に接続された復
号器とを有する符号化及び復号化回路において、レベル
調整回路を備え、該レベル調整回路は、前記第１の入力
端子と前記符号器との間に挿入接続され、第１の制御用
シリアルディジタル信号によりディジタル制御可能な可
変増幅器と、該第１の制御用シリアルディジタル信号を
受ける第３の入力端子に接続され、該第１の制御用シリ
アルディジタル信号を取り込む第１のレジスタ回路と、
該第１のレジスタ回路と前記可変増幅器との間に接続さ
れ、前記第１の制御用シリアルディジタル信号を記憶す
る第１のラッチ回路と、該第１のラッチ回路に記憶され
た該第１の制御用シリアルディジタル信号を判別する第
１の判別回路と、前記第３の入力端子に接続された第１
のプルアップ抵抗と、前記復号器と前記第２の出力端子
との間に挿入接続され、第２の制御用シリアルディジタ
ル信号によりディジタル制御可能な可変減衰器と、該第
２の制御用シリアルディジタル信号を受ける第４の入力
端子に接続され、該第２の制御用シリアルディジタル信
号を取り込む第２のレジスタ回路と、該第２のレジスタ
回路と前記可変減衰器との間に接続され、前記第２の制
御用シリアルディジタル信号を記憶する第２のラッチ回
路と、該第２のラッチ回路に記憶された該第２の制御用
シリアルディジタル信号を判別する第２の判別回路と、
該第４の入力端子に接続された第２のプルアップ抵抗と
を有することを特徴とするレベル調整回路を備えた符号
化及び復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24239084A JPS61121614A (ja) | 1984-11-19 | 1984-11-19 | レベル調整回路を備えた符号化及び復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24239084A JPS61121614A (ja) | 1984-11-19 | 1984-11-19 | レベル調整回路を備えた符号化及び復号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121614A true JPS61121614A (ja) | 1986-06-09 |
Family
ID=17088439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24239084A Pending JPS61121614A (ja) | 1984-11-19 | 1984-11-19 | レベル調整回路を備えた符号化及び復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121614A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020650A (ja) * | 1973-06-21 | 1975-03-05 | ||
| JPS5717213A (en) * | 1980-07-04 | 1982-01-28 | Nippon Gakki Seizo Kk | Signal level control circuit |
| JPS58148508A (ja) * | 1982-03-01 | 1983-09-03 | Toshiba Corp | 自動調整適応形電子機器 |
-
1984
- 1984-11-19 JP JP24239084A patent/JPS61121614A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020650A (ja) * | 1973-06-21 | 1975-03-05 | ||
| JPS5717213A (en) * | 1980-07-04 | 1982-01-28 | Nippon Gakki Seizo Kk | Signal level control circuit |
| JPS58148508A (ja) * | 1982-03-01 | 1983-09-03 | Toshiba Corp | 自動調整適応形電子機器 |
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