JPS6111973A - Reproduction phase locked control circuit of self-synchronizing clock - Google Patents
Reproduction phase locked control circuit of self-synchronizing clockInfo
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- JPS6111973A JPS6111973A JP59132315A JP13231584A JPS6111973A JP S6111973 A JPS6111973 A JP S6111973A JP 59132315 A JP59132315 A JP 59132315A JP 13231584 A JP13231584 A JP 13231584A JP S6111973 A JPS6111973 A JP S6111973A
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Abstract
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、例えばCAD (デジタルオーディオディ
スク)再生装置等の再生速度可変機能を有するデジタル
情報信号再生装置に係り、特に再生信号から自己同期ク
ロック信号を生成し、このクロック信号により再生信号
の位相を制御する自己同期クロック再生位相同期制御回
路の改良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a digital information signal reproducing device having a variable playback speed function, such as a CAD (digital audio disc) reproducing device, and particularly relates to a digital information signal reproducing device having a variable playback speed function, such as a CAD (digital audio disc) reproducing device, and particularly to This invention relates to an improvement in a self-synchronized clock reproduction phase synchronization control circuit that generates a clock signal and controls the phase of a reproduced signal using this clock signal.
[発明の技術的背景とその問題点]
近時、音響機器の分野では、可及的に高忠実度再生化を
図るために、PCM(パルスコードモジュレーション)
技術を°利用して、例えばディスクや磁気テープ等の記
録媒体にオーディオ信号をPCM変調したデジタル情報
信号を記録しておき、この記録媒体を再生復調すること
により、極めて劣化の少ないオーディオ信号を得ること
のできるデジタル情報信号再生装置が普及されつつある
。[Technical background of the invention and its problems] Recently, in the field of audio equipment, PCM (pulse code modulation) is being used to achieve as high fidelity reproduction as possible.
By using technology, a digital information signal obtained by PCM modulating an audio signal is recorded on a recording medium such as a disk or magnetic tape, and this recording medium is reproduced and demodulated to obtain an audio signal with extremely little deterioration. Digital information signal reproducing apparatuses that can reproduce digital information are becoming popular.
このデジタル情報信号再生装置には、最近再生速度可変
機能が設けられる傾向にあり、再生速度を可変すること
によって再生音のテンポを自由に可変できるようにしよ
うと試みられている。These digital information signal reproducing apparatuses have recently been equipped with a reproduction speed variable function, and attempts have been made to make it possible to freely vary the tempo of reproduced sound by varying the reproduction speed.
ここで、上記のような再生速度可変機能を有するデジタ
ル情報信号再生装置の概略的構成について、第5図に示
す光学式デジタル・オーディオ・ディスク再生装置を例
にとって説明する。Here, the general structure of a digital information signal reproducing apparatus having the variable reproduction speed function as described above will be explained by taking an optical digital audio disc reproducing apparatus shown in FIG. 5 as an example.
すなわち、図中符号11はディスクで、このディスク1
1はディスクモータ12によって線速度一定で回転され
ている。このディスク11の一方面には例えばEFM方
式、3PM方式、MFM方式等のセルフクロッキング可
能なデジタル変調方式により変調された情報信号が記録
さており、この情報信号は光ピツクアップ13によって
検出され、プリアンプ14を介してピックアップサーボ
回路15に供給される。このピックアップサーボ回路1
6は、周知のように′、ピックアップ13に対してトラ
ッキングサーボ、フォーカスサーボを施し、またピック
アップ送りモータ16に対して送りサーボを施すもので
ある。That is, the reference numeral 11 in the figure is a disk, and this disk 1
1 is rotated by a disk motor 12 at a constant linear velocity. An information signal modulated by a self-clocking digital modulation method such as EFM, 3PM, or MFM is recorded on one side of the disk 11, and this information signal is detected by an optical pickup 13 and sent to a preamplifier. The signal is supplied to the pickup servo circuit 15 via 14. This pickup servo circuit 1
6, as is well known, performs tracking servo and focus servo on the pickup 13, and performs feed servo on the pickup feed motor 16.
一方、ピックアップ13により検出されたアナログパル
ス状の情報信号SRFは上記プリアンプ14及びAGC
増幅器17により前処理された後、データスライス回路
18により振幅弁別され、デジタル情報信号SDKに変
換される。このデジタル情報信号Sosは自己同期クロ
ック再生PLL (位相同期制御)回路19に供給され
ると共に、D型フリップ70ツブ(以下D−FFと記す
)20を介してデータ復調回路21に供給される。On the other hand, the analog pulse-like information signal SRF detected by the pickup 13 is sent to the preamplifier 14 and the AGC.
After being preprocessed by the amplifier 17, the data slice circuit 18 performs amplitude discrimination and converts it into a digital information signal SDK. This digital information signal Sos is supplied to a self-synchronous clock regeneration PLL (phase synchronization control) circuit 19, and is also supplied to a data demodulation circuit 21 via a D-type flip 70 tube (hereinafter referred to as D-FF) 20.
ここで、上記自己同期クロック再生PLL回路19は上
記デジタル情報信号SD″Xから自己同期クロック信号
SCKを再生するもので、このクロック信号ScKは上
記D−FF20及びデータ復調回路21の制御入力端に
供給される。つまり、上記デジタル情報信号SDIはD
−FF20によりクロック信号ScKのタイミングで−
Hラッチされてデータ復調回路21に供給される。この
データ復調回路21は上記自己同期クロック信号 SC
Kによりデジタル情報信号、SDIから同期パターン5
syNcを検出すると共に、例えばEFM変調を復調し
てデータ信号SDKMOを取出すもので、この同期パタ
ーン検出信号88YNC及びデータ信号SDRMOは共
にデジタル信号処理回路22に供給される。Here, the self-synchronous clock regeneration PLL circuit 19 reproduces a self-synchronous clock signal SCK from the digital information signal SD″X, and this clock signal ScK is input to the control input terminal of the D-FF 20 and the data demodulation circuit 21. In other words, the digital information signal SDI is
-At the timing of clock signal ScK by FF20-
The H signal is latched and supplied to the data demodulation circuit 21. This data demodulation circuit 21 receives the self-synchronized clock signal SC
Digital information signal by K, synchronization pattern 5 from SDI
syNc and demodulates, for example, EFM modulation to extract the data signal SDKMO. Both the synchronization pattern detection signal 88YNC and the data signal SDRMO are supplied to the digital signal processing circuit 22.
このデジタル信号処理回路22は、後述するタイミング
クロック生成回路27からの信号処理用クロック信号
5OLKに応じて上記データ信号SDEMOの誤り訂正
補正、デ・インターリーブ等を行ない、データ信号SD
EMOをPCM信号に変換するものである。このPCM
信号SPCM’はデジタル・アナログ変換(以下DAC
と記す)回路23によって量子化された後、デ・マルチ
プレクサ24によってRチャンネル及びLチャンネルの
各信号に振り分けられ、それぞれサンプルホールド回路
25a 、 25bによって標本化され、ローパスフィ
ルタ26a 、 26bによってアナログ電圧信号に変
換され、再生オーディオ信号SAR,SALとして外部
出力される。This digital signal processing circuit 22 receives a clock signal for signal processing from a timing clock generation circuit 27, which will be described later.
5OLK, the data signal SDEMO is subjected to error correction, de-interleave, etc.
This converts EMO into a PCM signal. This PCM
The signal SPCM' is a digital-to-analog converter (hereinafter referred to as DAC).
After being quantized by a circuit 23 (denoted as and outputted to the outside as reproduced audio signals SAR and SAL.
このような・各回路の動作タイミングの制御信号はタイ
ミングクロック生成回路27によって生成される。つま
り、このタイミングクロック生成回路21は速度モード
切換スイッチ28を介して供給される基準クロック信号
SMCLKから信号処理用クロック信号5CLK、ディ
スクモータ12の回転速度制御用基準クロック信号5R
FF、L−Rチャンネル切換制御信号SRL、サンプル
ホールドタイミング制御信号SR,SL等を生成してそ
れぞれデジタル信号処理回路22、回転速度制御回路2
9、デ・マルチプレクサ24、サンプルホールド回路2
5a 、 25bに出力するものである。上記回転制御
回路29は上記データ復調回路21からの同期パターン
検出信号5syNcをタイミングクロック生成回路27
からの回転速度制御用基準クロック信号5RFFと比較
して、両信号 5syNc 。Such a control signal for the operation timing of each circuit is generated by the timing clock generation circuit 27. In other words, this timing clock generation circuit 21 converts the reference clock signal SMCLK supplied via the speed mode changeover switch 28 into a signal processing clock signal 5CLK and a reference clock signal 5R for controlling the rotational speed of the disk motor 12.
FF, LR channel switching control signal SRL, sample and hold timing control signals SR, SL, etc. are generated, and the digital signal processing circuit 22 and the rotation speed control circuit 2 respectively generate them.
9, demultiplexer 24, sample hold circuit 2
5a and 25b. The rotation control circuit 29 transfers the synchronization pattern detection signal 5syNc from the data demodulation circuit 21 to the timing clock generation circuit 27.
Both signals 5syNc are compared with a reference clock signal 5RFF for rotational speed control from 5syNc.
5RFFが常に一致するように、ディスクモータドライ
ブ回路30を通じて前記ディスクモータ12の回転を線
速度一定に制御するものである。The rotation of the disk motor 12 is controlled to a constant linear velocity through the disk motor drive circuit 30 so that 5RFF always matches.
上記速度モード切換スイッチ28は再生、オーディオ信
号の再生速度をノーマル速度モードとバリアプル速度モ
ードとに切換設定するもので、固定端子Aには水晶発振
器31が接続され、固定端子Bには電圧側W発振回路(
以下■Co回路と記す)32が接続されている。つまり
、再生速度をノーマル速度モードに設定する場合、には
このスイッチ28の可動端子CをA側に接続して水晶発
振器31がらの所定の基準周波数fOを有するクロック
信号SfOを選択してタイミングクロック生成回路27
に導出させ、またバリアプル速度モードに設定する場合
にはスイッチ28の可動端子CをB側に接続してvCO
回路32からの設定周波数fvのクロック信号Sfvを
選択し、タイミングクロック生成回路27に導出させる
。上記VCo回路32の発振周波数fvを設定するため
の制御電圧Vcは基準電圧子V1が印加された可変抵抗
VR及びバッファアンプOpよりなる制御電圧生成回路
33によって生成される。つまり、この制御電圧生成回
路33は可変抵抗VRの摺動端子を□移動させることに
より制御電圧Vcを自由に設定することが・できるもの
である。The speed mode changeover switch 28 is used to switch and set the reproduction speed of the audio signal between normal speed mode and variable speed mode.A crystal oscillator 31 is connected to the fixed terminal A, and a voltage side W is connected to the fixed terminal B. Oscillation circuit (
(hereinafter referred to as ■Co circuit) 32 is connected. That is, when setting the playback speed to normal speed mode, connect the movable terminal C of this switch 28 to the A side and select the clock signal SfO having a predetermined reference frequency fO from the crystal oscillator 31 to clock the timing clock. Generation circuit 27
When setting the variable speed mode, connect the movable terminal C of the switch 28 to the B side to set the vCO
A clock signal Sfv with a set frequency fv is selected from the circuit 32 and is caused to be derived by the timing clock generation circuit 27. A control voltage Vc for setting the oscillation frequency fv of the VCo circuit 32 is generated by a control voltage generation circuit 33 comprising a variable resistor VR to which a reference voltage element V1 is applied and a buffer amplifier Op. In other words, the control voltage generation circuit 33 can freely set the control voltage Vc by moving the sliding terminal of the variable resistor VR by □.
すなわち、上記CD再生装置は、再生速度を変化させる
場合、アナログスイッチ28をA側に接続してバリアプ
ル速度モードに設定し、制御電圧生成回路33の可変抵
抗VRを調整して制御電圧Vcを変化させる。このとき
、タイミングクロック生成回路27の各tIIJIII
クロック信号周波数が上記vcO回路32の発振周波数
fvに応じて変化し、これに応じてディスクモータ12
の回転が制御されるため、光ピツクアップ13の信号検
出速度が変化lるようになり、これに応じて自己同期ク
ロック再生PLLrgJ路19で生成される自己同期ク
ロック信号Scにの周波数も変化するようになる。した
がって、デジタル情報信号SDIは自己同期クロック信
号SCKの周波数に応じてD−FF20によりラッチ出
力され、vC○回路32の発振周波数fvに応じた再生
速度に位相同期制御されるようになる。That is, when changing the playback speed, the CD playback device connects the analog switch 28 to the A side to set the variable pull speed mode, adjusts the variable resistance VR of the control voltage generation circuit 33, and changes the control voltage Vc. let At this time, each tIIJIII of the timing clock generation circuit 27
The clock signal frequency changes according to the oscillation frequency fv of the vcO circuit 32, and the disc motor 12 changes accordingly.
Since the rotation of the optical pickup 13 is controlled, the signal detection speed of the optical pickup 13 changes, and the frequency of the self-synchronized clock signal Sc generated by the self-synchronized clock regeneration PLLrgJ path 19 changes accordingly. become. Therefore, the digital information signal SDI is latched and outputted by the D-FF 20 according to the frequency of the self-synchronized clock signal SCK, and is controlled in phase synchronization to the reproduction speed according to the oscillation frequency fv of the vC○ circuit 32.
上記のような光学式デジタル・オーディオ・ディスク再
生装置において、以下従来の自己同期クロック再生PL
L回路19について、第6図乃至第8図を参照して説明
する。尚、第6図はその構成を示し、第7図はPLLV
CO回路の特性を示し、第8図は主要回路の各出力波形
を示している。In the optical digital audio disc playback device as described above, the following conventional self-synchronized clock playback PL
The L circuit 19 will be explained with reference to FIGS. 6 to 8. In addition, FIG. 6 shows its configuration, and FIG. 7 shows the PLLV.
The characteristics of the CO circuit are shown, and FIG. 8 shows each output waveform of the main circuit.
まず、この自己同期クロック再生PLL回路(以下再生
PLL回路と略す)19では、前記データスライス回路
18からのデジタル情報信号5o−tにはクロック情報
が含まれてい、ないため、エツジ検出回路191により
デジタル情報信°号SD1の立ち上がり及び立ち下がり
の検出を行なうことによってクロック情報を含む信号S
RCを生成する。First, in this self-synchronous clock regeneration PLL circuit (hereinafter abbreviated as regeneration PLL circuit) 19, since the digital information signal 5o-t from the data slice circuit 18 does not contain clock information, the edge detection circuit 191 By detecting the rising and falling edges of the digital information signal SD1, a signal S containing clock information is generated.
Generate RC.
そして、このエツジ検出回路191の出力SRCを、位
相比較器192により後述するPLLVCO回蕗194
によって得られる発振出力5vcoが1/N分周器19
5によってN分周された信号SpLcgと位相比較し、
その差信号ScoMpをローパスフィルタ193を介し
て制御電圧Vc ON Tとして上記PLLVCO回路
194に供給゛する。Then, the output SRC of this edge detection circuit 191 is converted to a PLLVCO circuit 194 (described later) using a phase comparator 192.
The oscillation output 5vco obtained by the 1/N frequency divider 19
Compare the phase with the signal SpLcg divided by N by 5,
The difference signal ScoMp is supplied to the PLLVCO circuit 194 as a control voltage VcONT via a low-pass filter 193.
ここで、上記PLLVCO回路194は、抵抗R1〜R
5、ツェナーダイオードD1、可変容量ダイオードD2
、 D3 、コイルし、コンデンサC1〜C4及びト
ランジスタQ1よりなるタラップ゛型LC発振回路19
a1抵抗R6、R7及びトランジスタQ2よりな葛バッ
ファ回路19b、コンデンサC5、抵抗R8、R9及び
トランジスタQ3よりなるレベル変換回路19cで構成
されるもので、上記制御電圧VCONTによりクラップ
型LG発振回路19aの発振周波数を可変制御し、その
発振出力をバッファ回路19bを介してレベル変換回路
190に供給し、このレベル変換回路19cにより所定
振幅レベルを有する信号に変′換して出力するものであ
る。Here, the PLLVCO circuit 194 includes resistors R1 to R
5. Zener diode D1, variable capacitance diode D2
, D3, a ramp type LC oscillation circuit 19 consisting of a coil, capacitors C1 to C4, and a transistor Q1.
It is composed of a kiln buffer circuit 19b made up of a1 resistors R6 and R7 and a transistor Q2, and a level conversion circuit 19c made up of a capacitor C5, resistors R8 and R9 and a transistor Q3. The oscillation frequency is variably controlled, the oscillation output is supplied to a level conversion circuit 190 via a buffer circuit 19b, and the level conversion circuit 19c converts it into a signal having a predetermined amplitude level and outputs the signal.
つまり、この再生PLL回路19は、上記位相比較器1
92が2信号SRc、5pLcxの立ち上がりエツジに
より位相比較を行なうとすれば、基準となる信号SRC
の立ち上がりエツジ位相θRCに信号 Sp L Ox
の立ち上がりエツジ位相θPLCKが一致するように動
作し、自己同期用クロック信号Sp L CKを生成す
るものである。In other words, this regenerative PLL circuit 19 has the same function as the phase comparator 1.
If 92 performs phase comparison using the rising edges of two signals SRc and 5pLcx, the reference signal SRC
A signal is applied to the rising edge phase θRC of Sp L Ox
It operates so that the rising edge phases θPLCK of the signals coincide with each other, and generates a self-synchronizing clock signal Sp LCK.
この自己同期用クロック信号Sp t、 c Kはイン
バータ196によって反転され、前記自己同期クロ、ツ
ク信号Sexとして前記D−FF20のクロック入力端
CK及びデータ復調回路21の制御入力端に供給される
。The self-synchronizing clock signals Sp t and c K are inverted by an inverter 196 and supplied to the clock input terminal CK of the D-FF 20 and the control input terminal of the data demodulation circuit 21 as the self-synchronizing clock signal Sex.
ところで、上記PLLVCO回路194の動作点は、第
7図に示すように、再生PLL回路19の同期特性すな
わち同期時の発振周波数に対してロックレンジ及びキャ
プチャレンジの上下がほぼ等しくなるように設定されて
いる。光学式デジタル・オーディオ・ディスク再生装置
の再生PLじ回路19では、規定再生速度における自己
同期クロック信号周波数を4.3218 [Mlhlに
設定しており、第7図の場合、0〜10[V]間で変化
する制御電圧Vc ON Tの中間値5[V]において
N分周後の周波数が4.3218 [Mlhlとなるよ
うにし、制御電圧VCONT−5±5[■]の変化に対
してクロック信号Sp L OKの周波数f’pLc*
が、
fpLcx=4.3218±0.6 [MHz]とな
る特性が得られるようになっている。By the way, as shown in FIG. 7, the operating point of the PLLVCO circuit 194 is set so that the lock range and the capture range are approximately equal to each other with respect to the synchronization characteristics of the reproducing PLL circuit 19, that is, the oscillation frequency at the time of synchronization. ing. In the playback PL circuit 19 of the optical digital audio disc playback device, the self-synchronized clock signal frequency at the specified playback speed is set to 4.3218 [Mlhl, and in the case of Fig. 7, it is set to 0 to 10 [V]. The frequency after N division is set to 4.3218 [Mlhl] at the intermediate value 5 [V] of the control voltage VCONT that changes between Frequency f'pLc* of signal Sp L OK
However, the characteristic that fpLcx=4.3218±0.6 [MHz] can be obtained.
ここで、前記タイミングクロック生成回路27の入力ク
ロックSMCLKを、速度モード切換スイッチ28によ
って、水晶発振器31より得られる固定周波数fOの信
号SfOからfO±h%の発振周波数範囲を有するVC
O回路32の出力信号Sfvに切換えて、バリアプル速
度モードに設定したとする。Here, the input clock SMCLK of the timing clock generation circuit 27 is changed from a signal SfO of a fixed frequency fO obtained from the crystal oscillator 31 to a VC having an oscillation frequency range of fO±h% by using the speed mode changeover switch 28.
Assume that the output signal Sfv of the O circuit 32 is switched to the variable pull speed mode.
このとき、■CO回路32の発振周波数fvは、前述し
たように制御電圧発生回路33の出力電圧Vcによって
変化するため、回転速度制御回路29の基準クロック信
号5RFFが変化し、前記データ復調回路21より得ら
れる同期ノζターン検出信号58YNOが基準クロック
信号5RFFに同期するように、ディスクモータ12の
回転数及び回転位相が変化する。この場合、再生PLL
回路19のPLLVCO回路194の動作点は、再生速
度に応じて変化する。第7図ではn−6としたときの最
大及び最少再生速度における動作点をQH,QLで示し
ている。At this time, since the oscillation frequency fv of the CO circuit 32 changes depending on the output voltage Vc of the control voltage generation circuit 33 as described above, the reference clock signal 5RFF of the rotational speed control circuit 29 changes, and the data demodulation circuit 21 The rotational speed and rotational phase of the disk motor 12 are changed so that the synchronous ζ turn detection signal 58YNO obtained from the above is synchronized with the reference clock signal 5RFF. In this case, the playback PLL
The operating point of the PLLVCO circuit 194 of the circuit 19 changes depending on the playback speed. In FIG. 7, the operating points at the maximum and minimum playback speeds when n-6 are indicated by QH and QL.
しかしながら、上記のような従来の再生PLL回路19
は、このPLLVCO回路194の動作点がQoあるい
はQLとなった状態では、ロックレンジ、キャプチャレ
ンジが同期周波数を中心にして上下等しくとることがで
きない。そして、例えばディスク11の信号記録面の傷
、汚れ等によって生じる検出信号SRFのドロップアウ
トで、再生PLL回路19に同期はずれが発生した場合
、再同期引込み時間がノーマル速度モード時よりも長く
なる、あるいは同期引込み不可能となる不具合が生じる
。However, the conventional reproduction PLL circuit 19 as described above
When the operating point of this PLLVCO circuit 194 is Qo or QL, the lock range and capture range cannot be equal above and below the synchronous frequency. If, for example, the playback PLL circuit 19 becomes out of synchronization due to a dropout of the detection signal SRF caused by scratches, dirt, etc. on the signal recording surface of the disk 11, the resynchronization pull-in time will be longer than in the normal speed mode. Alternatively, a problem occurs in which synchronization cannot be performed.
すなわち、第7図において、PLLVCO回路194の
動作点がQHの位置にあり、再生PLL回路19が動作
している最中にドロップアウトにより同期はずれが生じ
、その結果としてディスク11の回転数が同期はずれ前
よりさらに増加した場合、前記デジタル情報信号SDI
の伝送速度も増加するようになる。このため、再生PL
L回路19は、この増加に追従するために位相誤差に対
応したPLLVCO回路194に対する制御電圧Vco
N’rをVHからさらに増加させ、発振周波数を高めて
同期引込みができるように動作する。しかしながら、信
@So )の伝送速度の増加が大きければ、M7図に示
すようにPLLVCO回路194の発振周波数に上限が
あるため、発振周波数変化が入力信号SDIの伝送速度
変化に追従できず、・同期引込みが困難となる。このこ
とは、FiLLVCO回路194の動作点がVLの位置
にある場合でも同様に説明できる。That is, in FIG. 7, the operating point of the PLLVCO circuit 194 is at the QH position, and while the reproduction PLL circuit 19 is operating, synchronization occurs due to dropout, and as a result, the rotational speed of the disk 11 becomes synchronized. If the deviation increases further than before, the digital information signal SDI
The transmission speed will also increase. For this reason, the playback PL
In order to follow this increase, the L circuit 19 increases the control voltage Vco for the PLLVCO circuit 194 corresponding to the phase error.
It operates to further increase N'r from VH, raise the oscillation frequency, and enable synchronous pull-in. However, if the increase in the transmission speed of the input signal SDI is large, the oscillation frequency of the PLLVCO circuit 194 has an upper limit as shown in diagram M7, so the change in the oscillation frequency cannot follow the change in the transmission speed of the input signal SDI. Synchronization becomes difficult. This can be similarly explained even when the operating point of the FiLLVCO circuit 194 is at the VL position.
[発明の目的〕
この発明は上記のような問題を改善するためになされた
もので、再生速度の可変時に再生信号のドロップアウト
等が生じても、確実に再生信号の位相同期制御を追従さ
せることができる自己同期クロック再生位相同期制御回
路を提供することを目的とする。[Purpose of the Invention] This invention was made to improve the above-mentioned problems, and it is possible to reliably follow the phase synchronization control of the reproduced signal even if dropout of the reproduced signal occurs when the reproduction speed is varied. An object of the present invention is to provide a self-synchronous clock recovery phase synchronization control circuit that can perform self-synchronous clock regeneration and phase synchronization.
[発明の概要]
すなわち、この発明による自己同期クロック再生位相同
期制御回路は、デジタル情報信号記録媒体からデジタル
情報信号を再生するもので、基準クロック信号を生成す
るための第1の電圧制御発振回路に対する第1の制御電
圧を変化させて発振周波数を変化させることにより再生
信号の再生速度を可変し得る再生速度可変機能を有する
デジタル情報信号再生装置に用いられ、再生信号から自
己同期クロックを再、生し該自己同期クロック信号に基
いて前記再生信号の位相同期を制御するものにおいて、
供給される制御電圧に対応して出力信号の発振周波数が
変化する第2の電圧制御発振回路と、この第2の電圧制
御発振回路の出力と前記再生信号との位相差を検出する
位相比較手段と、この位相比較手段により得られる信号
から第2の制御電圧を生成してこの第2の制御電圧によ
り前記第2の電圧制御発振回路の発振周波数を制御する
冨1の発振周波数制御手段と、前記第1の制御電圧から
逆バイアス1IIIJIll電圧を生成してこの逆バイ
アス制御ll電圧により前記前記第2の電圧制御発振回
路の発振周波数を制御する第2の発振周波数制御手段と
を具備してなることを特徴とするものである。[Summary of the Invention] That is, the self-synchronous clock reproduction phase synchronization control circuit according to the present invention reproduces a digital information signal from a digital information signal recording medium, and includes a first voltage-controlled oscillation circuit for generating a reference clock signal. It is used in a digital information signal reproducing device that has a reproduction speed variable function that can vary the reproduction speed of a reproduction signal by changing the oscillation frequency by changing the first control voltage for regenerating the self-synchronized clock from the reproduction signal. and controlling the phase synchronization of the reproduced signal based on the self-synchronized clock signal,
a second voltage controlled oscillation circuit whose oscillation frequency of an output signal changes in accordance with the supplied control voltage; and a phase comparison means which detects a phase difference between the output of the second voltage controlled oscillation circuit and the reproduced signal. and oscillation frequency control means for generating a second control voltage from the signal obtained by the phase comparison means and controlling the oscillation frequency of the second voltage-controlled oscillation circuit by the second control voltage; and second oscillation frequency control means for generating a reverse bias 1IIIJIll voltage from the first control voltage and controlling the oscillation frequency of the second voltage controlled oscillation circuit by the reverse bias control ll voltage. It is characterized by this.
[発明の実施例]
以下、第1図乃至第4図を参照してこの発明の一実施例
を詳細に説明する。但し、第1図において第5図及び第
6図と同一部分には同一符号を付して示し、ここでは異
なる部分についてのみ述べる。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 4. However, in FIG. 1, the same parts as in FIGS. 5 and 6 are denoted by the same reference numerals, and only the different parts will be described here.
第1図は前記光学式デジタル・オーディオ・ディスク再
生装置にこの発明を適用した場合の構成を示すもので、
この光学式デジタル・オーディオ・ディスク再生装置の
ll1lJIIl電圧生成回路33は、中間タップ付の
可変抵抗VRを用い、その中間タップを前記速度モード
切換用のアナログスイッチ28と連動するアナログスイ
ッチ331の固定端子Aに接続し、摺動端子を固定端子
Bに接続して、可動端子Cに導出される電圧をバッフ1
アンプOpを介して制御電圧Vcとして出力するように
なされている。FIG. 1 shows the configuration when the present invention is applied to the optical digital audio disc playback device.
The ll1lJIIl voltage generation circuit 33 of this optical digital audio disc playback device uses a variable resistor VR with a middle tap, and the middle tap is a fixed terminal of an analog switch 331 that is linked with the analog switch 28 for speed mode switching. A, the sliding terminal is connected to the fixed terminal B, and the voltage derived from the movable terminal C is transferred to the buffer 1.
It is configured to output as a control voltage Vc via an amplifier Op.
この発明は上記制御電圧Vcを、PLLVCO回路19
4のクラップ型LC発振回路194の発振周波数を制御
する逆バイアス電圧として利用したものである。つまり
、このPLLVCO回路194には、抵抗R10〜R1
2で構成され、前記制御電圧生成回路33の出力Vcか
ら逆バイアス電圧を生成する逆バイアス生成回路19d
が設けられている。そして、このPLLVCO回路19
4に用いられる発振回路19aは、抵抗R1〜R5、ツ
ェナーダイオードD1、電圧可変容量ダイオードD1〜
D5、コイル上1コンデンサQ2 、Q3及びトランジ
スタQ1で構成されている。つまり、この発振回路19
aは、前記ローパスフィルタ193より供給される制御
電圧VOONTを抵抗R1及びツェナーダイオードD1
により電圧可変容量ダイオ゛−ドD2゜D3の最大定格
を越えないように振幅制限し、抵抗R2を介して電圧可
変容量ダイオード D2゜D3に供給してこの電圧可変
容量ダイオードD2゜D3の容量を制御すると共に、前
記制御電圧生成回路33からの制御電圧Vcを逆バイア
ス電圧生成回路19dを介して電圧可変容量ダイオード
D4゜D5に供給してこの電圧可変容量ダイオード[+
4゜D5の容量を制御するようにしたものである。In this invention, the control voltage Vc is controlled by the PLLVCO circuit 19.
This is used as a reverse bias voltage to control the oscillation frequency of the Clapp type LC oscillation circuit 194 of No. 4. In other words, this PLLVCO circuit 194 includes resistors R10 to R1.
2, a reverse bias generation circuit 19d generates a reverse bias voltage from the output Vc of the control voltage generation circuit 33;
is provided. And this PLLVCO circuit 19
The oscillation circuit 19a used in 4 includes resistors R1 to R5, a Zener diode D1, and voltage variable capacitance diodes D1 to
D5, one capacitor Q2 and Q3 on the coil, and a transistor Q1. In other words, this oscillation circuit 19
a connects the control voltage VOONT supplied from the low-pass filter 193 to a resistor R1 and a Zener diode D1.
The amplitude is limited so as not to exceed the maximum rating of the voltage variable capacitance diode D2゜D3, and the capacitance of the voltage variable capacitance diode D2゜D3 is increased by supplying the voltage to the voltage variable capacitance diode D2゜D3 via the resistor R2. At the same time, the control voltage Vc from the control voltage generation circuit 33 is supplied to the voltage variable capacitance diode D4D5 via the reverse bias voltage generation circuit 19d, and the voltage variable capacitance diode [+
The capacitance of 4°D5 is controlled.
上記のような構成において、以下第2図及び第53図を
参照してその動作について説明する。The operation of the above configuration will be described below with reference to FIGS. 2 and 53.
まず、ノーマル速度モー”ドでは、アナログスイッチ2
8.331は共にA側に閉じており、タイミングクロッ
ク生成回路27には水晶発振器31からの出力SfOが
供給されている。一方、上記発振回路19aの電圧可変
容量ダイオード04.05には、制御電圧発生回路33
より+v1/2の制御電圧Vcが逆バイアス電圧生成回
路19dによってレベル調整されて供給される。このと
き、上記制御電圧Vcは一定であるから、発振回路19
aの発振周波数はローパスフィルタ193からの制御電
圧VCONTのみによって制御される。First, in normal speed mode, analog switch 2
8 and 331 are both closed to the A side, and the output SfO from the crystal oscillator 31 is supplied to the timing clock generation circuit 27. On the other hand, the voltage variable capacitance diode 04.05 of the oscillation circuit 19a is connected to the control voltage generation circuit 33.
The control voltage Vc of +v1/2 is level-adjusted and supplied by the reverse bias voltage generation circuit 19d. At this time, since the control voltage Vc is constant, the oscillation circuit 19
The oscillation frequency of a is controlled only by the control voltage VCONT from the low-pass filter 193.
また、バリアプル速度モードでは、上記アナログスイッ
チ28.331は共にB側に閉じており、タイミングク
ロック生成回路27には■CO回路32からのクロック
信号3rvが供給されている。このVCO回路32の発
振周波数fvは、可変抵抗VRの抵抗値を変化させるこ
とによって制mi!圧\/ gが0〜+v1の藺で変化
するので、中心周波数fOから±n%の幅で変化する。In the variable speed mode, the analog switches 28 and 331 are both closed to the B side, and the timing clock generation circuit 27 is supplied with the clock signal 3rv from the CO circuit 32. The oscillation frequency fv of this VCO circuit 32 can be controlled by changing the resistance value of the variable resistor VR! Since the pressure \/g changes in the range of 0 to +v1, it changes in a range of ±n% from the center frequency fO.
同時に、上記制御電圧Vcは逆バイアス電圧生成回路1
9dを介して電圧可変容量ダイオードD4 、C5に供
給されるため、発振回路19aの発振周波数も制御電圧
Vcの変化幅に応じて変化する。At the same time, the control voltage Vc is applied to the reverse bias voltage generation circuit 1
Since the voltage is supplied to the voltage variable capacitance diodes D4 and C5 via Vc, the oscillation frequency of the oscillation circuit 19a also changes according to the width of change in the control voltage Vc.
ここで、上記クラップ型LC発振回路19aの等低回路
は、第2図に示すように表わされる。す々わち、電圧可
変容量ダイオードの[)2 、 [)3とC4,C5と
の特性は等しく、任意の制御電圧VCONT、VCに対
する静電容量をそれぞれCvO,Cvlとすると、コン
デンサC2、C3。Here, the equal-low circuit of the Clapp type LC oscillation circuit 19a is expressed as shown in FIG. That is, the characteristics of voltage variable capacitance diodes [)2 and [)3 and C4 and C5 are equal, and if the capacitances for arbitrary control voltages VCONT and VC are respectively CvO and Cvl, then capacitors C2 and C3 .
C4の静電容量及びコイルLのインダクタンスにより、
発振周波数Fは、
制御電圧Vc(7)値、すなわち再生速度をパラメータ
とすると、PLLVCO回路194への制御電圧Vc
ON Tとその発振周波数との関係は第3図に示すよう
になる。この第3図かられかるように、PLLVCO回
路194の動作点は再生速度変化によらずほぼ最適な点
に設定することが可能であり、これによってロックレン
ジ、キャプチャレンジも同期時の周波数を中心に上下と
もほぼ等しい幅をとることができるようになる。Due to the capacitance of C4 and the inductance of coil L,
The oscillation frequency F is determined by the control voltage Vc to the PLLVCO circuit 194, assuming that the control voltage Vc(7) value, that is, the playback speed is a parameter.
The relationship between ON T and its oscillation frequency is shown in FIG. As can be seen from Fig. 3, the operating point of the PLLVCO circuit 194 can be set at an almost optimal point regardless of changes in playback speed, and as a result, the lock range and capture range can also be set around the frequency at the time of synchronization. This allows the top and bottom to have approximately the same width.
したがって、上記のように構成した自己同期クロック再
生PLL回路は、入力信号SDIの伝送速度の増減が大
きくても常に位相同期制御を追従させることができるの
で、従来のものにみられた再生信号SRFのドロップア
ウトによる同期はずれから再同期に至るまでの不具合点
を解決することができる。また、回路構成も簡単であり
、付加する部品点数も少ない。Therefore, the self-synchronized clock regeneration PLL circuit configured as described above can always follow the phase synchronization control even if the transmission speed of the input signal SDI increases or decreases significantly. It is possible to solve problems ranging from out-of-sync due to dropouts to re-synchronization. Furthermore, the circuit configuration is simple and the number of added parts is small.
第4図はこの発明に係る他の実施例を示すもので、前記
タイミングクロック生成回路27に供給するクロック信
号5M0LKをPLL周波数シンセサイザ34から供給
するようにして、シンセサイザスピードコントロールを
採用した光学式デジタル・オーディオ・ディスク再生装
置の構成を示すものである。すなわち、上記PLL周波
数シンセサイザ34は、水晶発振器341、位相比較器
342、ローパスフィルタ343、シンセサイザ700
回路344、プログラム分周器345、モード切換スイ
ッチ81〜S3を有するコントール回路346よりなる
もので、水晶発振器341からの固定周波数信号とシン
セサイザ700回路344の発振出力をプログラム分周
器345によって分周した信号とを位相比較器342に
よって位相比較し、その位相差をローパスフィルタ34
3を介して制御電圧Vcに変換し、この制御電圧Vcで
シンセサイザ700回路344の発振周波数を制御し、
その出力を前記タイミングクロック生成回路21に供給
するようになされている。そして、上記プログラム分周
器345は、コントロール回路346のモード切換スイ
ッチ81〜S3でノーマル速度モードを指定したとき規
定分周率に設定され、アップ速度モードあるいはダウン
速度モードを指定ルたとき、それに応じて分周率が規定
分周率から順次変化するようになされている。このため
、上記ローパスフィルタ343で生成された制御電圧V
をPLLVCO回路194の逆バイアス電圧生成回路
19dを介して電圧可変容量ダイオードD4 、C5に
供給するようにすれば、上記実施例と同様な効果を得る
ことができる。FIG. 4 shows another embodiment of the present invention, in which a clock signal 5M0LK to be supplied to the timing clock generation circuit 27 is supplied from a PLL frequency synthesizer 34, and an optical digital system employing synthesizer speed control is shown.・This shows the configuration of an audio disc playback device. That is, the PLL frequency synthesizer 34 includes a crystal oscillator 341, a phase comparator 342, a low-pass filter 343, and a synthesizer 700.
It consists of a control circuit 346 having a circuit 344, a program frequency divider 345, and mode changeover switches 81 to S3, and divides the fixed frequency signal from the crystal oscillator 341 and the oscillation output of the synthesizer 700 circuit 344 by the program frequency divider 345. The phase comparator 342 compares the phase of the obtained signal with
3 to a control voltage Vc, and this control voltage Vc controls the oscillation frequency of the synthesizer 700 circuit 344,
The output thereof is supplied to the timing clock generation circuit 21. The program frequency divider 345 is set to a specified frequency division ratio when the normal speed mode is designated by the mode changeover switches 81 to S3 of the control circuit 346, and is set to a specified frequency division ratio when the up speed mode or down speed mode is designated. Accordingly, the frequency division ratio is changed sequentially from the specified frequency division ratio. Therefore, the control voltage V generated by the low-pass filter 343
By supplying the voltage to the voltage variable capacitance diodes D4 and C5 via the reverse bias voltage generation circuit 19d of the PLLVCO circuit 194, the same effect as in the above embodiment can be obtained.
[発明の効果]
以上詳述したようにこの発明によれば、再生速度の可変
時に再生信号のドロップアウト等が生じても、確実に再
生信号の位相同期制御を追従させることができる自己同
期クロ、ツク再生位相同期制御回路を提供することがで
きる。[Effects of the Invention] As detailed above, the present invention provides a self-synchronizing clock that can reliably follow the phase synchronization control of the reproduced signal even if a dropout of the reproduced signal occurs when the reproduction speed is varied. , a regeneration phase synchronization control circuit can be provided.
第1図はこの発明に係る自己同期クロック再生位相同期
制御回路の構成を示すブロック回路図、第2図は上記実
施例のクラップ型LC発振回路の等低回路を示す回路図
、第3図は上記クラ、ツブ型LC発振回路の特性を示す
特性図、第4図はこの発明に係る他の実施例を示すブロ
ック回路図、第5図はこの発明が適用される光学式デジ
タル・オーディオ・ディスク再生装置の構成を示すブロ
ック回路図、第6図は従来の自己同期クロック再生位相
同期制御回路の構成を示すブロック回路図、第7図は上
記従来例で用いられるクラップ型LC発振回路の特性を
示す特性図、第8図は上記従来例の主要部の各出力波形
を示す波形図である。
19・・・自己同期クロック再生PLL回路、191・
・・エツジ検出回路、192・・・位相比較器、193
・・・ローパスフィルタ、194・・・PLLVCO回
路、195・・・1/N分周器、196・・・インバー
タ、19a・・・クラップ型LC発振回路、19b・・
・バッファ回路、19c・・・レベル変換回路、19d
・・・逆バイアス電圧生成回路、20・・・D−FF、
21・・・データ復調回路、22・・・デジタル信号処
理回路、27・・・タイミングクロック生成回路、28
・・・速度モード切換スイッチ、−31・・・水晶発振
器、32・・・VCO回路、33・・・制御電圧生成回
路、Vc、VcoNr・・・制御電圧。FIG. 1 is a block circuit diagram showing the configuration of a self-synchronized clock regeneration phase synchronization control circuit according to the present invention, FIG. FIG. 4 is a block circuit diagram showing another embodiment of the invention, and FIG. 5 is an optical digital audio disc to which the invention is applied. FIG. 6 is a block circuit diagram showing the configuration of a reproducing device. FIG. 6 is a block circuit diagram showing the configuration of a conventional self-synchronous clock regeneration phase synchronization control circuit. FIG. 7 shows the characteristics of the Clapp type LC oscillation circuit used in the conventional example. The characteristic diagram shown in FIG. 8 is a waveform diagram showing each output waveform of the main parts of the conventional example. 19...Self-synchronized clock regeneration PLL circuit, 191.
... Edge detection circuit, 192 ... Phase comparator, 193
...Low pass filter, 194...PLLVCO circuit, 195...1/N frequency divider, 196...Inverter, 19a...Clap type LC oscillation circuit, 19b...
・Buffer circuit, 19c...Level conversion circuit, 19d
...Reverse bias voltage generation circuit, 20...D-FF,
21... Data demodulation circuit, 22... Digital signal processing circuit, 27... Timing clock generation circuit, 28
...Speed mode changeover switch, -31...Crystal oscillator, 32...VCO circuit, 33...Control voltage generation circuit, Vc, VcoNr...Control voltage.
Claims (1)
するもので、基準クロック信号を生成するための第1の
電圧制御発振回路に対する第1の制御電圧を変化させて
発振周波数を変化させることにより再生信号の再生速度
を可変し得る再生速度可変機能を有するデジタル情報信
号再生装置に用いられ、再生信号から自己同期クロック
を再生し該自己同期クロック信号に基いて前記再生信号
の位相同期を制御する自己同期クロック再生位相同期制
御回路において、供給される制御電圧に対応して出力信
号の発振周波数が変化する第2の電圧制御発振回路と、
この第2の電圧制御発振回路の出力と前記再生信号との
位相差を検出する位相比較手段と、この位相比較手段に
より得られる信号から第2の制御電圧を生成してこの第
2の制御電圧により前記第2の電圧制御発振回路の発振
周波数を制御する第1の発振周波数制御手段と、前記第
1の制御電圧から逆バイアス制御電圧を生成してこの逆
バイアス制御電圧により前記前記第2の電圧制御発振回
路の発振周波数を制御する第2の発振周波数制御手段と
を具備してなることを特徴とする自己同期クロック再生
位相同期制御回路。This device reproduces a digital information signal from a digital information signal recording medium, and changes the oscillation frequency by changing the first control voltage for the first voltage-controlled oscillation circuit for generating the reference clock signal. A self-synchronizing clock used in a digital information signal reproducing device having a variable reproduction speed function capable of varying the reproduction speed, reproducing a self-synchronizing clock from a reproduced signal and controlling phase synchronization of the reproduced signal based on the self-synchronizing clock signal. a second voltage controlled oscillation circuit in which the oscillation frequency of the output signal changes in response to the supplied control voltage in the regenerative phase synchronization control circuit;
a phase comparison means for detecting a phase difference between the output of the second voltage controlled oscillator circuit and the reproduced signal; and a second control voltage that is generated from the signal obtained by the phase comparison means. a first oscillation frequency control means for controlling the oscillation frequency of the second voltage controlled oscillator circuit; 1. A self-synchronous clock regeneration phase synchronization control circuit comprising: second oscillation frequency control means for controlling the oscillation frequency of the voltage controlled oscillation circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59132315A JPS6111973A (en) | 1984-06-27 | 1984-06-27 | Reproduction phase locked control circuit of self-synchronizing clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59132315A JPS6111973A (en) | 1984-06-27 | 1984-06-27 | Reproduction phase locked control circuit of self-synchronizing clock |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6111973A true JPS6111973A (en) | 1986-01-20 |
Family
ID=15078439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59132315A Pending JPS6111973A (en) | 1984-06-27 | 1984-06-27 | Reproduction phase locked control circuit of self-synchronizing clock |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6111973A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61204872A (en) * | 1985-03-06 | 1986-09-10 | Nippon Gakki Seizo Kk | Pitch control circuit for cd player |
JPS62257676A (en) * | 1986-04-30 | 1987-11-10 | Pioneer Electronic Corp | Compact disk player |
JPH01143523A (en) * | 1987-11-30 | 1989-06-06 | Sony Corp | Pll circuit |
EP0319218A2 (en) * | 1987-12-01 | 1989-06-07 | Matsushita Electric Industrial Co., Ltd. | Data reproducing apparatus |
EP0623926A2 (en) * | 1993-05-07 | 1994-11-09 | Koninklijke Philips Electronics N.V. | Arrangement for reproducing n digital signals from n adjacent tracks on a record carrier |
-
1984
- 1984-06-27 JP JP59132315A patent/JPS6111973A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0623926A3 (en) * | 1993-05-07 | 1995-02-15 | Philips Electronics Nv | Arrangement for reproducing n digital signals from n adjacent tracks on a record carrier. |
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