JPS61117681A - Ic card - Google Patents

Ic card

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JPS61117681A
JPS61117681A JP59239267A JP23926784A JPS61117681A JP S61117681 A JPS61117681 A JP S61117681A JP 59239267 A JP59239267 A JP 59239267A JP 23926784 A JP23926784 A JP 23926784A JP S61117681 A JPS61117681 A JP S61117681A
Authority
JP
Japan
Prior art keywords
reset
signal
card
host system
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59239267A
Other languages
Japanese (ja)
Inventor
Kenichi Takahira
高比良 賢一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59239267A priority Critical patent/JPS61117681A/en
Publication of JPS61117681A publication Critical patent/JPS61117681A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To prevent erroneous reset release by detecting the change of an input signal inputted from a host system to supply a reset release signal to an internal circuit and detecting the signal stop to supply a reset signal to the internal circuit. CONSTITUTION:When an IC card 1 is set to a host system 4, a clock signal is applied to a CLK terminal 6, and a reset control circuit 8 detects this application to supply the reset release signal to the reset terminal of an interface circuit 3. The interface circuit 3 and a memory 2 are held in the set state while this signal is supplied, and hereafter, data is transmitted and received through an I/O terminal 5 between the card 1 and the host system 4 by the application of clock pulses from the host computer 4. When this transmission and reception of data is terminated, the application of clock pulses is stopped, and the reset control circuit 8 detects this stop to apply the reset signal to a reset terminal 7, and the interface circuit 3 and the memory 2 are reset. Thus, erroneous reset release is prevented.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリ、マイクロコンピュータ等の集積回
路(以下IC,という)が内蔵され、ホストシステ11
に装着してデータの授受を行なって使用するICカード
に関する。
[Detailed Description of the Invention] [Industrial Application Field] This invention is a system that includes a built-in integrated circuit (hereinafter referred to as IC) such as a memory and a microcomputer, and
The present invention relates to an IC card that is attached to a computer and used for exchanging data.

[従来の技術] 近年、マイクロコンピュータやメモリ等の専用ICを薄
い基板にアセンブルし、ホストシステムとのデータのや
りとりをするICカードが利用されつつある。
[Prior Art] In recent years, IC cards are being used that are assembled with dedicated ICs such as microcomputers and memories onto thin substrates and exchange data with host systems.

第2図は、従来のICカードを示す概略構成図で、図に
おいて(1)はICカード本体、(2)はメモリ、(3
)はメモリ読み書きインターフェース回路。
FIG. 2 is a schematic configuration diagram showing a conventional IC card. In the figure, (1) is the IC card body, (2) is the memory, and (3) is the IC card body.
) is a memory read/write interface circuit.

(4)は端末器等のホストシステムである。(4) is a host system such as a terminal device.

ICカード(1)は一般にホストシステt、(fl)と
のデータの授受のためにいくつかの電極端子を外部に出
しているが、これら端子とホストシステt、(q)の端
子とが常に機械的に接したり煎れたりするため接触不良
を起こしやすく、この機械的信頼性」−の問題から端子
の数は制限されていた。そのため入出力(以下I10と
いう)データの転送をシリアルで行なうことにより数を
減らしたI10端1’−(5)に。
The IC card (1) generally has several electrode terminals externally for exchanging data with the host systems t, (fl), but these terminals and the terminals of the host systems t, (q) are always connected. The number of terminals was limited because of mechanical reliability problems, which tend to cause poor contact because they are mechanically connected or scorched. Therefore, by serially transferring input/output (hereinafter referred to as I10) data, the number of I10 terminals 1'-(5) is reduced.

クロック信号印加用CLK端子(6)及びリセントリセ
ット解除用信号印加用すセット端′r−(7)とを有し
ていた。
It had a CLK terminal (6) for applying a clock signal and a set terminal 'r-(7) for applying a signal for canceling the recent reset.

このようなICカード(1)はホストシステム(4)に
1時に、ホストシステt、(4)から端子(7)へのリ
セット解除信号によりインターフェース回路(3)及び
メモリ(2)のリセットが解除され、データの授受が行
なわれ、それが終了時にホストシステム(4)からのリ
セット信号により内部回路(2) (3)がリセットさ
れた後、ICカード(1)はホストシステム(4)から
取り出される。従って常時持ち運ばれるICカード(1
)は普通リセット状態にあり、メモリへの書き込み禁止
、パワーダウン、内部回路の現状保持の機能を有してい
る。
When such an IC card (1) is sent to the host system (4) at 1 o'clock, the reset of the interface circuit (3) and memory (2) is released by a reset release signal from the host system (4) to the terminal (7). The IC card (1) is removed from the host system (4) after the internal circuits (2) and (3) are reset by a reset signal from the host system (4). It will be done. Therefore, an IC card (1
) is normally in a reset state, and has the functions of inhibiting writing to memory, powering down, and maintaining the current status of internal circuits.

[発明が解決しようとする問題点] 従来のICカードは上述のように、ホストシステムから
のリセット制御信号によりリセットがかけられたり、リ
セット解除が行なわれたりしているため、ICカードの
リセット端子(7)とホストシステムの端子との接触不
良等によりリセットがかけられなかったり、リセット端
子がICカードの外面に出ているために何らかの原因で
その端子にICカード持ち運び中に信号が入りリセット
が解除されたりして、ICメモリの記憶内容が破壊する
可能性がある。又ICカード持ち運び中或はホストシス
テムからの出し入れ時などに機械的衝撃で、外面に出て
いるリセット端子が破損したり。
[Problems to be Solved by the Invention] As mentioned above, conventional IC cards are reset and canceled by a reset control signal from the host system, so the IC card's reset terminal (7) The reset may not be applied due to poor contact between the IC card and the terminal of the host system, or the reset terminal may be exposed to the outside of the IC card, and for some reason a signal may be sent to that terminal while the IC card is being carried and the reset may not be performed. There is a possibility that the stored contents of the IC memory may be destroyed due to the release. Also, the external reset terminal may be damaged due to mechanical shock while carrying the IC card or when inserting or removing it from the host system.

それへのリード線が切れたりする恐れもあった。There was also a risk that the lead wire to it might break.

以上のように従来のICカードは信頼性において問題が
あるという欠点を有していた。
As described above, conventional IC cards have had the drawback of reliability problems.

この発明は以上の欠点を除去するためになされたもので
リセット状態が確実に保たれ信頼性の高いICカードを
提供することを目的としている。
The present invention was made to eliminate the above-mentioned drawbacks, and it is an object of the present invention to provide a highly reliable IC card in which the reset state is reliably maintained.

[問題点を解決するための手段] この発明にかかるICカードは、ホストシステム装着時
に入力される少なくとも1つの入力信号の変化を検出し
てリセット解除信号及びリセット信号を、メモリ、マイ
クロコンピュータ等の内部回路に出力するリセット制御
回路を設けたものである。
[Means for Solving the Problems] The IC card according to the present invention detects a change in at least one input signal input when the host system is installed, and transmits a reset release signal and a reset signal to a memory, a microcomputer, etc. It is equipped with a reset control circuit that outputs to the internal circuit.

[作 用コ この発明においては、ICカードの外面にリセ・ノド端
子を有しておらず、他の入力端子にホストシステムから
人力される入力信号の変化を検出し、例えば信号印加を
検出してリセット解除信号を。
[Function] In this invention, there is no receptacle terminal on the outer surface of the IC card, and changes in input signals input manually from the host system to other input terminals are detected, for example, signal application is detected. and send the reset release signal.

信号停止トを検出してリセット信号を内部回路に供給し
、それのりセントを制御する。このように外部から直接
リセット信号、リセット解除(rj号を人力させず、他
の入力信号変化検出でホストシステムに装着されたこと
を確認した後リセット解除が行なわれるようにした6そ
れにより誤まってリセット解除が行なわれたりリセット
端子が破損したりする恐れはなくなる。
It detects a signal stop and supplies a reset signal to the internal circuit to control its current. In this way, the reset signal is sent directly from the outside, and the reset is canceled (the RJ is not manually operated, and the reset is canceled after confirming that it is installed in the host system by detecting changes in other input signals6). There is no risk that the reset will be canceled or that the reset terminal will be damaged.

[実施例コ 第1図はこの発明の一実施例を示す概略構成図で、図に
おいて(1)〜(7)は、第2図の同一符号と同−或は
相当部分を示し、(8)はリセット制御回路で、ホスト
システム(4)からCLK端子(6)へのクロック信号
の印加を検出して、インターフェイス回路(3)のリセ
ット端子(7)にリセット解除信号を、クロック信号の
停止を検出してリセット(8号を印加する。これらメモ
リ(2)、インターフェイス回路(3)及びリセット制
御回路(8)は、IC又は大規模集積回路(LSI)で
構成されている。
[Example 1] FIG. 1 is a schematic configuration diagram showing an embodiment of the present invention. In the figure, (1) to (7) indicate the same or corresponding parts as the same reference numerals in FIG. 2, and (8) ) is a reset control circuit that detects the application of a clock signal from the host system (4) to the CLK terminal (6), sends a reset release signal to the reset terminal (7) of the interface circuit (3), and stops the clock signal. is detected and reset (No. 8 is applied.) These memory (2), interface circuit (3), and reset control circuit (8) are composed of an IC or a large-scale integrated circuit (LSI).

以上のように構成されたICカード(1)がホストシス
テム(4)に装着されると、ホストシステム(4)から
ICカート(1)のCLK端子(6)にりOツク(iJ
号が印加される。このクロッ918号をリセット制御回
路(8)が検出してリセット解除信号をインターフェー
ス回路(3)のリセット端子(7)に供給する。この信
号が供給されている間インターフェース回路(3)及び
メモリ(2)はセット状態を保ち。
When the IC card (1) configured as described above is inserted into the host system (4), the host system (4) connects the IC card (1) to the CLK terminal (6).
number is applied. The reset control circuit (8) detects this clock signal 918 and supplies a reset release signal to the reset terminal (7) of the interface circuit (3). While this signal is being supplied, the interface circuit (3) and memory (2) remain set.

以後はホストシステム(4)からのクロックパルスの印
加の許で、I10端子(5)を介してホストシステム(
4)との間でのデータのやりとりが行なわれる。
After that, the host system (4) is connected via the I10 terminal (5) under the application of clock pulses from the host system (4).
4) Data is exchanged between the two.

このデータの授受が終了するとクロックパルスの印加は
止まり、それをリセット制御回路(8)が検出してリセ
ット端子(7)にリセット信号を印加して、インターフ
ェース回路(3)及びメモリ(2)をリセットする。
When this data exchange is completed, the application of the clock pulse stops, and the reset control circuit (8) detects this and applies a reset signal to the reset terminal (7) to activate the interface circuit (3) and memory (2). Reset.

なお以上の実施例ではクロック(D号の有無をリセット
制御回路で検出するようにしたが、他の入力信号を検出
するようにしても、又クロンクイ11号と他の入力信号
の組み合わせを検出するようにしてもよいことは明らか
である。又、この発明は以北のような単なるメモリのみ
でなく、マイクロコンピュータを内蔵したICカードに
も適用し得るはもちろんである。
In the above embodiment, the presence or absence of the clock (D) is detected by the reset control circuit, but other input signals may also be detected, or a combination of Clock No. 11 and other input signals may be detected. It is clear that the present invention can be applied not only to a mere memory as described above, but also to an IC card having a built-in microcomputer.

[発明の効果] この発明は以上のように構成したので、誤まってリセッ
トが解除される可能性は全くなくなり、又ホストコンピ
ュータ等と相接する電極端子の数を減らすことができ、
それだけ信頼性の向上したICカードを得ることができ
る効果を有している。
[Effects of the Invention] Since the present invention is configured as described above, there is no possibility that the reset will be canceled by mistake, and the number of electrode terminals in contact with the host computer etc. can be reduced.
This has the effect of making it possible to obtain an IC card with improved reliability.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例を示す概略構成図。 第2図は従来のICカードを示す概略構成図である。 図において(1)はICカード本体、(2)はメモリ、
(3)はインターフェース回路、(4)はホストシステ
ム、(7)はりセント端子、(8)はリセット制御回路
である。 図中同一符号は同−或は相当部分を示す。 第 1 図 5:入出力鳴子 6:り0ラフ41%印加鳩子 7:す1.・ノドklll予 第2図
FIG. 1 is a schematic configuration diagram showing an embodiment of the present invention. FIG. 2 is a schematic configuration diagram showing a conventional IC card. In the figure, (1) is the IC card body, (2) is the memory,
(3) is an interface circuit, (4) is a host system, (7) is a center terminal, and (8) is a reset control circuit. The same reference numerals in the drawings indicate the same or corresponding parts. 1st Figure 5: Input/output Naruko 6: R0 rough 41% application Hatoko 7: Su1.・Nodo kllll diagram 2

Claims (1)

【特許請求の範囲】[Claims] リセット状態にて、メモリ書き込み停止、パワーダウン
、内部回路現状保持等の機能を持つメモリ、マイクロコ
ンピュータ等の集積回路(IC)を内蔵し、ホストシス
テムに装着してデータの授受を行ない使用するICカー
ドにおいて、上記ホストシステムへの装着時に入力され
る少なくとも1つの入力信号の変化を検出して、リセッ
ト解除信号及びリセット信号を上記メモリ、マイクロコ
ンピュータ等に出力するリセット制御回路を設けたこと
を特徴とするICカード。
An IC that has a built-in integrated circuit (IC) such as a memory or microcomputer that has functions such as stopping memory writing, powering down, and maintaining the current status of internal circuits in a reset state, and is used by attaching it to a host system and exchanging data. The card is characterized by being provided with a reset control circuit that detects a change in at least one input signal that is input when the card is installed in the host system, and outputs a reset release signal and a reset signal to the memory, microcomputer, etc. IC card.
JP59239267A 1984-11-13 1984-11-13 Ic card Pending JPS61117681A (en)

Priority Applications (1)

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JP59239267A JPS61117681A (en) 1984-11-13 1984-11-13 Ic card

Applications Claiming Priority (1)

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JP59239267A JPS61117681A (en) 1984-11-13 1984-11-13 Ic card

Publications (1)

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JPS61117681A true JPS61117681A (en) 1986-06-05

Family

ID=17042220

Family Applications (1)

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JP59239267A Pending JPS61117681A (en) 1984-11-13 1984-11-13 Ic card

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01302486A (en) * 1988-05-30 1989-12-06 Toppan Printing Co Ltd Information card

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JPS6157394A (en) * 1984-08-29 1986-03-24 大日本印刷株式会社 Ic card

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