JPS61112568A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61112568A JPS61112568A JP23318384A JP23318384A JPS61112568A JP S61112568 A JPS61112568 A JP S61112568A JP 23318384 A JP23318384 A JP 23318384A JP 23318384 A JP23318384 A JP 23318384A JP S61112568 A JPS61112568 A JP S61112568A
- Authority
- JP
- Japan
- Prior art keywords
- gto
- snubber
- terminal
- module
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Thyristors (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置、特にインバータ用途に最適なゲー
トターンオフサイリスクモジュールに関する。
トターンオフサイリスクモジュールに関する。
ケートターンオフサイリスタ（以下ＧＴＯと略記）を用
いたインバータ装置の実用化が最近進んでいる。第３図
にＧＴＯｌｌ、フライホイールダイオード１２を１アー
ムとする３相ＧＴＯインバータの回路構成を示す。第４
図は第３図の１ア一ム分の回路詳細である。（）ＴＯ（
第３図の１１）およびフリーホイールダイオードＤｙ
（第３図の１２）有極性スナバ回路から成る。有極性ス
ナバ回路はコンデンサＣｍ、抵抗Ｒ＋ｇ、ダイオードＤ
ａから構成される（実開昭５７−１９２７９１号公報）
。
いたインバータ装置の実用化が最近進んでいる。第３図
にＧＴＯｌｌ、フライホイールダイオード１２を１アー
ムとする３相ＧＴＯインバータの回路構成を示す。第４
図は第３図の１ア一ム分の回路詳細である。（）ＴＯ（
第３図の１１）およびフリーホイールダイオードＤｙ
（第３図の１２）有極性スナバ回路から成る。有極性ス
ナバ回路はコンデンサＣｍ、抵抗Ｒ＋ｇ、ダイオードＤ
ａから構成される（実開昭５７−１９２７９１号公報）
。
スナバ回路の動作を第５図で説明する。第５図（ａ）。
（ｂ）はＧＴＯオン、オフ時の電圧、電流波形を示した
ものである。スナバコンデンサＣＩは第５図（ａ）で示
すようにＧＴＯのオフ時の再印加電圧上昇率ｄ ｖ ／
ｄ ｔをおさえるために心壁である。ｄｖ／ｄｔは（
１）式で与えられる。
ものである。スナバコンデンサＣＩは第５図（ａ）で示
すようにＧＴＯのオフ時の再印加電圧上昇率ｄ ｖ ／
ｄ ｔをおさえるために心壁である。ｄｖ／ｄｔは（
１）式で与えられる。
ｄ ｖ ／ ｄ ｔが大きくなるとＶ−ＩローカスがＧ
ＴＯの安全動作領域（Ａ８０）外になりＧＴＯが破壊す
る。従って０８はオフ時のｄ ｖ ／ ｄ ｔが破壊限
界以下になるように設定される。３００ＡのＧＴＯでＩ
丁＝６０ＯＡをオフするのに必要なＣＢは Ｃ５＝１μＦ である。
ＴＯの安全動作領域（Ａ８０）外になりＧＴＯが破壊す
る。従って０８はオフ時のｄ ｖ ／ ｄ ｔが破壊限
界以下になるように設定される。３００ＡのＧＴＯでＩ
丁＝６０ＯＡをオフするのに必要なＣＢは Ｃ５＝１μＦ である。
一万〇ＴＯのオン時にはコンデンサＣ８にチャージされ
た電荷により、第５図（ｂ）のような過電流ΔＩ？が訛
れたり、あるいは振動波形が生じる。
た電荷により、第５図（ｂ）のような過電流ΔＩ？が訛
れたり、あるいは振動波形が生じる。
これを防ぐため通常制限抵抗Ｒ，ｍが挿入される。
抵抗Ｒ８が入ると今後はオフ時のｄ ｖ ／ ｄ ｔを
おさえる効果が弱まる。これを回避するための抵抗’ｒ
１．ｍと並列にスナバダイオードＤｓを挿入する。
おさえる効果が弱まる。これを回避するための抵抗’ｒ
１．ｍと並列にスナバダイオードＤｓを挿入する。
オン時、オフ時いずれもＧＴＯの正常動作をさせるため
第４図のＣｍ 、ａｍ 、Ｄａから成るいわゆる有極性
スナバ回路が必要である。
第４図のＣｍ 、ａｍ 、Ｄａから成るいわゆる有極性
スナバ回路が必要である。
ところで従来のＧＴＯインバータでは、ＧＴＯフリーホ
イールダイオードＤＦ、スナバ回路Ｃｍ。
イールダイオードＤＦ、スナバ回路Ｃｍ。
Ｒｍ、Ｄａそれぞれにディスクリート部品を用いており
、外部端子により結線を行ない第４図の回路を構成して
いた。ＧＴＯは通常フィン側がアノード電極、スナバダ
イオードは陰極（Ｎ面）がフィン側となっているため、
ＧＴＯとＤｓは同一フィンに載せることができず、ＧＴ
Ｏのアノード端子人と、Ｄａの陽極端子２間は電線によ
る結線が必要である。この九めここに配線インダクタン
スｔＩＩが生じる。スナバ回路にインダクタンスがある
と、ＧＴＯのオフ時に第５図（ａ）のように過電圧Δ■
が生じる。スナバのインダクタンスを−に寄因する過電
圧Δ■は で与えられる。３００ＡＧＴＯの最大可制御電流６００
Ａをカットオフする場合は通常スナバの配線インダクタ
ンスは ｔｓ中０．２μＦ 程度なので Ｉ ？ ＝ ６００人 Ｃ目＝１μＦ とすると ΔＶ＝２７０Ｖ に達する。４００ｖライン電源の場合ＶＯ＝ｓｏｏｖで
あり、この過電圧ΔＶにより場合によってはＧＴＯが破
損することもあシ、インバータ構成上はねろがり電圧４
Ｖが問題となっていた。
、外部端子により結線を行ない第４図の回路を構成して
いた。ＧＴＯは通常フィン側がアノード電極、スナバダ
イオードは陰極（Ｎ面）がフィン側となっているため、
ＧＴＯとＤｓは同一フィンに載せることができず、ＧＴ
Ｏのアノード端子人と、Ｄａの陽極端子２間は電線によ
る結線が必要である。この九めここに配線インダクタン
スｔＩＩが生じる。スナバ回路にインダクタンスがある
と、ＧＴＯのオフ時に第５図（ａ）のように過電圧Δ■
が生じる。スナバのインダクタンスを−に寄因する過電
圧Δ■は で与えられる。３００ＡＧＴＯの最大可制御電流６００
Ａをカットオフする場合は通常スナバの配線インダクタ
ンスは ｔｓ中０．２μＦ 程度なので Ｉ ？ ＝ ６００人 Ｃ目＝１μＦ とすると ΔＶ＝２７０Ｖ に達する。４００ｖライン電源の場合ＶＯ＝ｓｏｏｖで
あり、この過電圧ΔＶにより場合によってはＧＴＯが破
損することもあシ、インバータ構成上はねろがり電圧４
Ｖが問題となっていた。
また従来のディスクリート素子によるインバータ構成で
は各アームに５素子が必要であり、３相インバータ′Ｊ
ｔ構成するのに６Ｘ５＝３０素子が必要であり、配線、
絶縁にかなりの作業を要していた。
は各アームに５素子が必要であり、３相インバータ′Ｊ
ｔ構成するのに６Ｘ５＝３０素子が必要であり、配線、
絶縁にかなりの作業を要していた。
本発明の目的は、ＧＴＯのオフ時のはねあがり電圧ΔＶ
を小さくでき、かつインバータ構成時の配線、絶縁工数
を小さくできる半導体装置を提供することにある。
を小さくでき、かつインバータ構成時の配線、絶縁工数
を小さくできる半導体装置を提供することにある。
本発明はＧＴＯ、フリホイールダイオード、スナバダイ
オードを同一絶縁基板上に搭載させモジュール化するこ
とにより、スナバ配線インダクタンスをほぼ零にし、更
にインバータ構成時の配線工数を低減させることを特長
とする。
オードを同一絶縁基板上に搭載させモジュール化するこ
とにより、スナバ配線インダクタンスをほぼ零にし、更
にインバータ構成時の配線工数を低減させることを特長
とする。
本発明の実施例を第１図、第２図に示す。
第１図はＧＴＯモジュールの内部構造である。
銅ペース５１、セラミック５２、熱拡散用鋼板５３が半
田で接着され更にその上Ｋ（）ＴＯチップ５４、フリー
ホイールダイオードチップ５５、スナバダイオードチッ
プ５６が半田付される。スナバダイオードチップ５６は
半田接着の下面が陰極（Ｎ側）であるため熱拡散用鋼板
５３のアノード電極とはセラミック５７ａで絶縁される
。外部端子であるアノード端子５８、カソード端子５９
、ゲート端子６０、スナバ端子６１と各々のチップは銅
配線板６２，６３，６４．で第２図（ａ）の回路になる
ように電気接続されている。尚、カッニド端子５９はセ
ラミック５７ｂに工りアノード端子５８と絶縁されてい
る。その後全体を樹脂でモールドすることによシ第２図
（ｂ）に示すＧＴＯモジュールが完成する。第１図（ａ
）は第２図（ａ）の１ア一ム分が２セツト搭載され、一
点鎖線で示す区域が残りアームの搭載域である。第２図
（ｂ）に示すように、アノード端子Ａ１．Ａｘ、カソー
ド端子Ｋｔ 。
田で接着され更にその上Ｋ（）ＴＯチップ５４、フリー
ホイールダイオードチップ５５、スナバダイオードチッ
プ５６が半田付される。スナバダイオードチップ５６は
半田接着の下面が陰極（Ｎ側）であるため熱拡散用鋼板
５３のアノード電極とはセラミック５７ａで絶縁される
。外部端子であるアノード端子５８、カソード端子５９
、ゲート端子６０、スナバ端子６１と各々のチップは銅
配線板６２，６３，６４．で第２図（ａ）の回路になる
ように電気接続されている。尚、カッニド端子５９はセ
ラミック５７ｂに工りアノード端子５８と絶縁されてい
る。その後全体を樹脂でモールドすることによシ第２図
（ｂ）に示すＧＴＯモジュールが完成する。第１図（ａ
）は第２図（ａ）の１ア一ム分が２セツト搭載され、一
点鎖線で示す区域が残りアームの搭載域である。第２図
（ｂ）に示すように、アノード端子Ａ１．Ａｘ、カソー
ド端子Ｋｔ 。
Ｋ’、スナバ端子Ｓｌ、Ｓ２間に抵抗Ｒ８、コンデンサ
Ｃｓを点線で示すように接続すると第４図のアームが完
成する。尚、０１ 、 Ｇｌはゲート端子である。
Ｃｓを点線で示すように接続すると第４図のアームが完
成する。尚、０１ 、 Ｇｌはゲート端子である。
本発明によればＧＴＯ５４のアノード電極とスナバダイ
オード５６の陽極（Ｐ側）とが熱拡散用銅板５３お工び
銅配線板６４で接続され配線距離は１０電程度である。
オード５６の陽極（Ｐ側）とが熱拡散用銅板５３お工び
銅配線板６４で接続され配線距離は１０電程度である。
モジュールで一体化したことにより配線距離が従来のデ
ィスフート方式に比べ１／１０以下になりスナバインダ
クタンスＬｍは微少な値になる。我々の実験によれば３
００ＡＧＴＯでＩ〒＝６０ＯＡをカットオフするときの
はねあがり電圧ΔＶｏは６０■程度であり、実用上問題
ないレベルである。
ィスフート方式に比べ１／１０以下になりスナバインダ
クタンスＬｍは微少な値になる。我々の実験によれば３
００ＡＧＴＯでＩ〒＝６０ＯＡをカットオフするときの
はねあがり電圧ΔＶｏは６０■程度であり、実用上問題
ないレベルである。
又本発明によるＧＴＯモジュールを用いれば、３相イン
バータをＧＴＯモジュール３ヶ、スナバ抵抗６ケ、スナ
バコンデンサ６ケの計１５ケで構成でき従来のディスク
リート方式に比べ素子数で半減でき配腺工数を低減でき
る。又半導体素子は全てセラミック５２で絶縁されてい
るため共通の冷部フィンにとりつけられるため、インバ
ータ構成上のメリットは大きい。
バータをＧＴＯモジュール３ヶ、スナバ抵抗６ケ、スナ
バコンデンサ６ケの計１５ケで構成でき従来のディスク
リート方式に比べ素子数で半減でき配腺工数を低減でき
る。又半導体素子は全てセラミック５２で絶縁されてい
るため共通の冷部フィンにとりつけられるため、インバ
ータ構成上のメリットは大きい。
第１図（ａ）（ｂ）は本発明に々るＧＴＯモジュールの
一実施例を示す平面図、正面図、第２図（ａ）（ｂ））
は第１図のＧＴＯモジュールの１ア一ム分の等価回路モ
ジュール後の平面図、第３図は従来のＧＴＯインバータ
の回路接続図、第４図はＧＴＯインバータの１ア一ム分
の回路接続詳細図、第５図（ａ）（ｂ）は従来のＧＴＯ
インバータにおけるＧＴＯのオン。 オフ時の電圧、電流の波形を示す図である。 ５２・・・絶縁基板、５４・・・ＧＴＯテップ、５５・
・・フリーホイールダイオードチップ、５６・・・スナ
パダ（α） ＜ｂ）
一実施例を示す平面図、正面図、第２図（ａ）（ｂ））
は第１図のＧＴＯモジュールの１ア一ム分の等価回路モ
ジュール後の平面図、第３図は従来のＧＴＯインバータ
の回路接続図、第４図はＧＴＯインバータの１ア一ム分
の回路接続詳細図、第５図（ａ）（ｂ）は従来のＧＴＯ
インバータにおけるＧＴＯのオン。 オフ時の電圧、電流の波形を示す図である。 ５２・・・絶縁基板、５４・・・ＧＴＯテップ、５５・
・・フリーホイールダイオードチップ、５６・・・スナ
パダ（α） ＜ｂ）
Claims (1)
- １、制御信号により主電流をオン、オフすることのでき
るゲートターンオフサイリスタ、該サイリスタに逆並列
に接続されたフリーホィールダイオード、および上記サ
イリスタのアノード電極に、陽極電極が接続されたスナ
バダイオードの半導体素子の少なくとも一組が、同一の
絶縁基板上に搭載されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318384A JPS61112568A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318384A JPS61112568A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112568A true JPS61112568A (ja) | 1986-05-30 |
Family
ID=16951032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23318384A Pending JPS61112568A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19708873A1 (de) * | 1997-03-05 | 1998-09-10 | Asea Brown Boveri | Gateeinheit für einen hart angesteuerten GTO |
| JPH10285907A (ja) * | 1997-04-10 | 1998-10-23 | Toshiba Corp | 電力変換装置 |
-
1984
- 1984-11-07 JP JP23318384A patent/JPS61112568A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19708873A1 (de) * | 1997-03-05 | 1998-09-10 | Asea Brown Boveri | Gateeinheit für einen hart angesteuerten GTO |
| US6072200A (en) * | 1997-03-05 | 2000-06-06 | Asea Brown Boveri Ag | Gate unit for a hard-driven GTO |
| JPH10285907A (ja) * | 1997-04-10 | 1998-10-23 | Toshiba Corp | 電力変換装置 |
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