JPS61105182A

JPS61105182A - 固体撮像素子の駆動回路

Info

Publication number: JPS61105182A
Application number: JP59227034A
Authority: JP
Inventors: Isao Tofuku; 東福　勲
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-10-29
Filing date: 1984-10-29
Publication date: 1986-05-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数画素から構成される電荷注入形固体撮像素
子の駆動回路に係り、特に画素間の駆動電圧に起因する
感度の不均一を減少させる方式に関する。

〔従来の技術〕

電荷注入形固体撮像素子（以下ＣＩＤと呼ぶ）は、半導
体に光が入射すると電荷状態が変化することを利用した
描像素子であり、高信頼性、低電圧動作、低消費電力、
小容積などの特徴を持ち。

真空管による撮像管などに比べて大きな利点を有するも
のとして注目されている。

第３図に上記ＣＩＤとその駆動回路の全体的な構成図を
示す。ＣＩＤはｎ形半導体基板１　（以下基板１と略す
）上に絶縁膜２を形成し、その上に行選択電極３〜１及
び読み出し電極４−１のペアーを形成することにより一
画素が構成される。

３−２．４−２．及び３−３．４−３のベアーも同様で
あり、各々一画素が構成される。そしてそれらの画素が
例えば１００ｘ　１００画素というように一定面積内に
格子状に配列して構成されたものをＣＩＤとして用いる
。第３図はその断面図である。

今、簡単のため、一画素の駆動回路のみについて説明す
る。読み出し電極４−１にはコンデンサ８を介して端子
７から電圧パルスφＸＮ７が印加され。

また、電界効果トランジスタ９　（以下ＦＥＴ９と略す
）のドレイン端子９ｉを介して、アース電位が印加され
る。ＦＥＴ９はゲート端子９−２に印加される電圧パル
スφえによってオンとなる。

また、読み出し電極４−１にはプリアンプ１０が接続さ
れている。そして、まず基板１に可変電源１２によって
基板電圧ＶＢ１１を印加し１行選択電極３−１及び読み
出し電極４−１を低電位にしておく。これによって行選
択電極３−１及び読み出し電極４−１の下部の基板１に
は、電位井戸と呼ばれる領域が形成され、この領域は、
正電荷を持つ正孔が蓄積されやすい部分となる。そして
、今行選択電極３−１を透明な材料によって構成してお
き、ここから光を入射させると、上記電位井戸に入射光
量に応じた正孔が蓄積される（基板ｌ中の斜線部分）。

次に、ＦＥＴ９のゲート端子９−２に第２図（ａｌに示
すように電圧パルスΦ尺を印加し、ＦＥＴ９をオンにす
る。これにより、先ずドレイン端子９−１とソース端子
９−３とが導通し。

読み出しライン６を介して、読み出し電極４−１はアー
ス電位Ｏボルト（基板１力ζら見た場合。

−Ｖｌｌｌ＋ボルト）にリセットされる。次に、第２図
には示していないが端子５から行選択電極３−１に電圧
を印加し１行選択電極３−１側を高電位にすると、該電
極下部の電位井戸がつぶれ、光の入射による正孔の蓄積
がストップされると共に。

蓄積された正孔は読み出し電極４−１の下部の電位井戸
に転送される。続いて１行選択電極３−１を高電位にし
たまま、読み出し電極４−１に端子７及びコンデンサ８
を介して、第２図（ｂ）に示すような電圧がＶ工Ｎ、な
る電圧パルスΦニアを印加する。

それにより、読み出しライン６の電圧パルスΦ、。

は、第２図（Ｃ）に示すようにΦ□ッに応じて変化する
。

この時のΦ、Ｃの電位は■よＮ、（基板１から見た場合
、　−Ｖ　ｌｌ、　＋Ｖ工、、）となる。ところが、Φ
ｘｙが再び低電位になると、Φ、Ｃはもとのアース電位
０ボルトにならず、第２図ＴＣ）の斜線部分に示すよう
に、アース電位に対して負の電位が現れる。そして、こ
の負の電位の大きさは、光の入射によって電位井戸に蓄
積された正孔の量、すなわち光の入射量に応じた値とな
る。

従って、上記質の電位をプリアンプ１０によって取り出
して増幅し９．端子１１より出力することにより、ある
時間内の光の入射量を検出することができる。以上の動
作を繰り返しながら、他の画素（第３図の３−２．４−
．２．又は、３−３．４−３などの、ペアによって構成
される部分）についても同じ構成とし、このようなＣＩ
Ｄマトリクス上に光学系を用いて像を結び、上記各画素
からの信号を検出すれば、テレビカメラなどを構成する
ことが可能となる。

〔発明が解決しようとする問題〕

以上のような技術を用いた場合、ＣＩＤの各画素におい
て形成される電位井戸の大きさは、同じにする必要があ
る。そして、これら電位井戸の大きさは、基板１のキャ
リア濃度や絶縁膜２の厚さ。

及び基板１と電極、特に読み出し電極との間に印加され
るバイアス電圧によって決定される。第３図に示した従
来例においては、基板１と読み出し電極４−１の間の電
圧は、可変電源１２の基板電圧Ｖｌｌ、と、コンデンサ
８を介して印加される電圧パルス中工／／７１及び、Ｆ
ＥＴ９を介して印加されるアース電位によって決る。

第２図に示すように、電位パルスΦｇが印加されるとＦ
ＥＴ９がオンになるため、読み出し電極の電位はアース
電位Ｏポルトになり、基板１と読み出し電極４−１の間
の電圧は＋　　−Ｖ　Ｉ　Ｂボルトとなる。また、電圧
パルスφＬＮＪが印加された場合には、読み出し電極の
電位は■ＬＮアとなるため、基板１と読み出し電極４−
１の間の電圧は、−Ｖ、。

＋ｖＬＮ、となる。そして、第１図に示した駆動回路は
他の画素についても同じ構成となっている。

従って、基板１と読み出し電極４−１．４−２゜４−３
．・・・の間の電圧は全画素に共通に印加されることに
なる。この時、基板１のキャリア濃度や絶縁膜２の厚さ
が、全ての部分で同一であれば問題はないが、実際には
それらについてばらつきがあるため、各画素において形
成される電位井戸の大きさが異なってしまい、それによ
ってＣＩＤ全体の感度特性の不均一を生じてしまうとい
う問題点があった。

本発明は上記問題点を解決し、特性の均一なＣＩＤを実
現することのできる固体撮像素子の駆動回路を提供する
ことを目的とする。

〔問題を解決するための手段〕

上記問題点を解決するための手段として１本発明は前記
電圧パルスΦべによって印加される読み出し電極への電
圧をアース電位によって定まるＯボルトではなく、可変
バイアス電圧を印加できる可変バイアス電圧供給手段を
設けるものである゛。

〔作　用〕

上記手段によって９本発明は、φ尺によって決定される
読み出し電極の基準電位、すなわち基板と読み出し電極
間のバイアス電圧が、各画素毎に可変され、それらを最
適に調整することにより。

全画素の電位井戸の大きさが均一になるという作用を有
する。

Ｃ実施例〕以下１本発明の実施例につき詳細に説明を行う。

第１図は１本発明による電荷注入形固体撮像素子とその
駆動回路の全体的な構成図である。ｎ形半導体基板１　
（以下基板１と略す）の上部には絶縁膜２が形成され、
さらにその上に２行選択電極と読み出し電極のベア３−
１．４−１．又は。

３−２．４−２．又は、３−３．４−３．　　・・・が
形成され、各々、１画素を形成する。次に、上記各ベア
には駆動回路が接続されるが、各ベアで同一の構成なの
で、３−１．４−１のベアについてのみ説明し、他は省
略する。読み出し電極４−１には読み出しライン６が接
続され、読み出しライン６はコンデンサ８の一方の端子
に接続され。

その他方の端子は端子７に接続される。又、読み出しラ
イン６は、電界効果トランジスタ９　（以下。

ＦＥＴ９と略す）のドレイン端子９−１に接続されると
共に、プリアンプ１０に接続され、プリアンプ１０の出
力は端子１１に接続される。また。

ＦＥＴ９のソース端子９−３は可変電源１３の正端子に
接続され、ＦＥＴ９のゲート端子は９−２に接続され′
る。可変電源１３の負端子はアースに接続される。

以上のような構成において、第３図の従来例と異なる点
は、ＦＥＴ９のソース端子９−３とアースとの間に、可
変電源１３が挿入された点である。

その他の部分は、第３図と同様である。

次に動作について説明すると、第３図の場合と同様にし
て、まず行選択電極３−１及び読み出し電極４−１を低
電位にして、電位井戸を形成させ。

光の入射による正孔を蓄積させた後、ＦＥＴ９のゲート
端子９−２に第２図（ａｌに示す電圧パルスΦＲを印加
し、読み出し電極４−１を基準電位にする。

この時、読み出し電極４−１の電位は第２図ＦｄｌのΦ
ａｃ′に示すように、可変電源１３による電位ＶｌｌＸ
になる。従って、基板１と読み出し電極４−１との間の
バイアス電圧は−ｙ、、＋ｙ、Ｘとなる。これが第３図
の従来例と大きく異なる点で。

上記バイアス電圧−Ｖ、、＋Ｖ、ｘによって最適な電位
井戸の大きさが決定される。

そして１行選択電極３−１を高電位にした後。

読み出し電極４−１に端子７及びコンデンサ８を介して
、電圧Ｖ工Ｎ７なる電圧パルスΦＫＭアを印加すると、
読み出し電極４−１の電位は、第２図（ｄ）のΦ５ｃ′
に示すように、Ｖよｓｒ　−■ｅ工となり、基板１と読
み出し電極４−１との間のバイアス電圧は。

ｖｌ１９＋、ｖｌｌＸ　　ｙ□ヵとなる。

これにより、その後、Φイが低電位になった時に、プリ
アンプ１０を介して端子１１から検出されるφｇｃ′の
負電位（第２図（ｄ３の斜線部分）は。

光の入射量に正確に対応したものとなる。

以上のような構成を、他の画素（第１図の３−２．４−
２．又は、３−３．４．−３などのベアによって構成さ
れる部分）についても同じものとし。

各画素について、可変電源１３の電圧ＶＩｌｘ、すなわ
ち基板１と読み出し電極４−１．４−２．４−３．・・
・の間のバイアス電圧を最適値に設定することによって
、全画素の電位井戸の大きさを同一にすることができ、
ＣＩＤ全体として感度特性を均一にすることができる。

第４図は４×４画素（１６６画素のマトリクスＣＩＤを
用いた場合の一実施例である。４×４ＣＩＤマトリクス
１４は２行選択ライントライバ１５によって、各画素の
行選択電極に所定の電圧が印加される。そして、上記行
選択ドライバによって縦４行のうち１行が選択されたら
、その１行の上に配置された４画素の読み出し電極は読
み出しライン６−１．６−２．６−３．６−４に接続さ
れ、各々第１図と全く同じ構成の駆動回路によって駆動
される。本実施例においては、縦１行ずつ駆動されるた
め、横１列の上に配置された４画素は同一の駆動回路に
よって異なるタイミングで駆動される。そして各々の駆
動回路には、可変電源１３−１．１３−２．１３−３．
１３−４が接続されており、そのバイアス電圧Ｖ＠　Ｘ
　ＩＩＶＢＸ２１　ＶＩＸ３１　Ｖｓｘａ＋　によって
各列間の素子の特性のばらつきを補正することができる
。

なお、この場合コストを考え横１列４画素を１まとめと
したが、当然１画素ずつ行うことも可能である。

以上２本発明は、基板１がｎ形半導体であり。

電位井戸に正孔が蓄積される形式のものであったが、基
板１をＰ形半導とし、バイアス電圧の関係を逆にし、電
位井戸に電子が蓄積される形式のものにしても同様に適
用することが可能である。

〔効　果〕

本発明によれば、各読み出し電極毎のバイアス電圧を最
適に設定することが可能となり、それにより怒度特性の
不均一性を低減することができ。

固体撮像素子全体の性能を向上させることが可能となる
。

【図面の簡単な説明】

第１図は本発明による電荷注入形固体撮像素子とその駆
動回路の全体的な構成図、第２図は第１図及び第３図の
回路の動作説明図、第３図は従来の電荷注入形固体撮像
素子とその駆動回路の全体的な構成図、第４図は１本発
明による他の実施例の全体的な構成図である。１・・・ｎ形半導体基板、　　　　　４−１．４−２．
４−３・・・読み出し電極、　　　、９・・・電界効果
トランジスタ（ＦＥＴ）、　　　　　１３．・１３−１
．１３−２．１３−３．１３−４・・・可変電源。

Claims

【特許請求の範囲】

（１）電荷注入形固体撮像素子の駆動回路において、該
固体撮像素子からの読み出しラインに可変バイアス電圧
を供給する可変バイアス電圧供給手段を有することを特
徴とする固体撮像素子の駆動回路。
（２）前記可変バイアス電圧供給手段は、電界効果トラ
ンジスタと可変電源によって構成され、該電界効果トラ
ンジスタのドレイン端子は、前記読み出しラインに接続
され、同じくソース端子は前記可変電源の一方の端子に
接続され、同じくゲート端子には所定の電圧パルスが入
力され、前記可変電源の他方の端子はアースに接続され
ていることを特徴とする特許請求の範囲第１項記載の固
体撮像素子の駆動回路。