JPS6097791A - 符号化回路 - Google Patents
符号化回路Info
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- JPS6097791A JPS6097791A JP58205454A JP20545483A JPS6097791A JP S6097791 A JPS6097791 A JP S6097791A JP 58205454 A JP58205454 A JP 58205454A JP 20545483 A JP20545483 A JP 20545483A JP S6097791 A JPS6097791 A JP S6097791A
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- Japan
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- flip
- data
- flop
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は画像信号の帯域圧縮処理装置に係シ、特に超高
速で帯域圧縮を行って符号化する符号化回路に関するも
のである。
速で帯域圧縮を行って符号化する符号化回路に関するも
のである。
従来技術と問題点
画像信号を帯域圧縮して符号化する符号化方式は、従来
各種の形式のものが提案されているが、その代表的なも
のにＤＰＣＭ （Ｄｉｆｆｅｒｅｎｔｉａｌ ｐｕｌｐ
ｓ ｃｏｄｅｍｏｃＬｕｌａｔｉｏｎ） 符号化方式が
ある。ＤＰＣＭ符号器は例えは第１図に示されるごとき
基本的構成を有し、減算器１において入力信号２＋ｉか
ら予測値ｐｉを減算することによって予測誤差ｅ、はフ
リップフロラフ（ＦＦ）２に一旦保持されたのち、次の
サンプリング周期に読出され量子化器（Ｑ）５において
量子化されて、量子化された予測誤差ｑ＜ｔｒ＝）とし
て出力されて加算器５において量子化された予測誤差ｑ
＜ｅｉ）と加算されることによって、その出力に現在
の入力に対応する予測値ｐ、を得る。予測値ｐ。
各種の形式のものが提案されているが、その代表的なも
のにＤＰＣＭ （Ｄｉｆｆｅｒｅｎｔｉａｌ ｐｕｌｐ
ｓ ｃｏｄｅｍｏｃＬｕｌａｔｉｏｎ） 符号化方式が
ある。ＤＰＣＭ符号器は例えは第１図に示されるごとき
基本的構成を有し、減算器１において入力信号２＋ｉか
ら予測値ｐｉを減算することによって予測誤差ｅ、はフ
リップフロラフ（ＦＦ）２に一旦保持されたのち、次の
サンプリング周期に読出され量子化器（Ｑ）５において
量子化されて、量子化された予測誤差ｑ＜ｔｒ＝）とし
て出力されて加算器５において量子化された予測誤差ｑ
＜ｅｉ）と加算されることによって、その出力に現在
の入力に対応する予測値ｐ、を得る。予測値ｐ。
は予測関数に基いて発生されるため、入力信号との差分
値の発生頻度が変化し、従って量子化された予測誤差Ｑ
（ｇｉ）は入力信号に比べて情報量が減少し、これによ
って帯域圧縮が行われる。
値の発生頻度が変化し、従って量子化された予測誤差Ｑ
（ｇｉ）は入力信号に比べて情報量が減少し、これによ
って帯域圧縮が行われる。
ＤＰＣＭ符号器においては、その動作上サンプリング周
期の間に各部の演算が終了する必要があり、第１図に示
された符号器の場合は動作速度の上限は、量子化器３．
加算器５．減算器１および７リツプ７μツブ２の演算時
間の和によって定まる。
期の間に各部の演算が終了する必要があり、第１図に示
された符号器の場合は動作速度の上限は、量子化器３．
加算器５．減算器１および７リツプ７μツブ２の演算時
間の和によって定まる。
このため入力信号が超高速信号の場合はこのままでは処
理が不可能になるため、第２図に示すように多相に展開
し低速データとして処理を行わなければならなくなる。
理が不可能になるため、第２図に示すように多相に展開
し低速データとして処理を行わなければならなくなる。
第２図は６相に展開して演算を行うＤＰＣＭ符号器の一
例を示している。同図においてるは速度変換部でおって
、動作速度ｆ、を有する入力信号を３相に展開して、そ
れぞれ動作速度／＃／３を有する６出力α、ｂ、ｃを得
る。７，８．９はそれぞれ第１図と同様の構成を有する
ＤＰＣＭ符号器ブロックでおって、それぞれ出力αＴｂ
Ｔ’を処理して量子化された予測誤差の出力を発生する
。
例を示している。同図においてるは速度変換部でおって
、動作速度ｆ、を有する入力信号を３相に展開して、そ
れぞれ動作速度／＃／３を有する６出力α、ｂ、ｃを得
る。７，８．９はそれぞれ第１図と同様の構成を有する
ＤＰＣＭ符号器ブロックでおって、それぞれ出力αＴｂ
Ｔ’を処理して量子化された予測誤差の出力を発生する
。
第２図に示されたＤＰＣＭ符号器では、それぞれのＤＰ
ＣＭ符号器７，８．９は入力信号の動作速度の完の動作
速度を有していればよく、従って第１図の場合と比べ高
速の信号を処理することができるが、反面回路規模が増
大する。
ＣＭ符号器７，８．９は入力信号の動作速度の完の動作
速度を有していればよく、従って第１図の場合と比べ高
速の信号を処理することができるが、反面回路規模が増
大する。
第１図および第２図に示されたＤＰＣＭ符号器は、１サ
ンプリング周期前のデータと入力データとの差分値によ
って符号化を行うものであるが、ｎサンプリング周期前
のデータと入力データとの差分値によって豹号化するＤ
ＰＣＭ符号器が必要になる場合がある。このような符号
器は例えば、カラーテレビ信号の直流分（／＝０）とサ
ブキャリア信号／、ｃとに対して、伝達関数が合致する
フィルタ特性を符号器に付与しようとする場合等に必要
となるものであシ、所要のフィルタ特性はサンプリング
周波数ｆ、をｆｉ／２ ｆ、、に選ぶことによって実現
される。
ンプリング周期前のデータと入力データとの差分値によ
って符号化を行うものであるが、ｎサンプリング周期前
のデータと入力データとの差分値によって豹号化するＤ
ＰＣＭ符号器が必要になる場合がある。このような符号
器は例えば、カラーテレビ信号の直流分（／＝０）とサ
ブキャリア信号／、ｃとに対して、伝達関数が合致する
フィルタ特性を符号器に付与しようとする場合等に必要
となるものであシ、所要のフィルタ特性はサンプリング
周波数ｆ、をｆｉ／２ ｆ、、に選ぶことによって実現
される。
イＧ
第５図はこのような符８路の従来例を示し、５サンプリ
ング周期前のデータと入力データとの差分値によって符
号化する場合の原理的構成を示している。同図において
、第１図におけると同じ部分は同じ番号で示されてお、
９．１０．１１はそれぞれフリップフリップ（ＦＦＸ５
）である。
ング周期前のデータと入力データとの差分値によって符
号化する場合の原理的構成を示している。同図において
、第１図におけると同じ部分は同じ番号で示されてお、
９．１０．１１はそれぞれフリップフリップ（ＦＦＸ５
）である。
第３図の符号化回路においては、７リツプフロツプ１０
．１１はそれぞれ５ステツプからなシ、５サンプリング
周期後までデータを保持して出力する。
．１１はそれぞれ５ステツプからなシ、５サンプリング
周期後までデータを保持して出力する。
これによって第１図について説明したところと同様にし
て演算が行われて、量子化された予測誤差を出力として
得ることができる。かつこの場合、サブキャリア信号周
波数／＃ｌ） ＝ ２４．３ ＭＨｚを有する高品位テ
レビＣＨＤＴ Ｐ）信号に対応して、２．５／、、をサ
ンプリング周波数として選ぶことによって、直流分とサ
ブキャリア周波数ｆｚｃ とに対して伝達関数が合致す
るフィルタ特性を実現することができる。
て演算が行われて、量子化された予測誤差を出力として
得ることができる。かつこの場合、サブキャリア信号周
波数／＃ｌ） ＝ ２４．３ ＭＨｚを有する高品位テ
レビＣＨＤＴ Ｐ）信号に対応して、２．５／、、をサ
ンプリング周波数として選ぶことによって、直流分とサ
ブキャリア周波数ｆｚｃ とに対して伝達関数が合致す
るフィルタ特性を実現することができる。
しかしながら第３図の符号化回路は第１図の場合と同様
に、超高速信号−に対しては処理不可能である。すなわ
ち第３図において、減算器１．加算器５．量子化器６の
動作速度をそれぞれ１０ｆｉｌ＋、１０ｔＬｓ 、２０
ｔ’Ｌ８とすると、第３図の符号器が動作可能な入力周
波数の上限は２５ＭＨｚでおって、ＨＤＴＶ信号におけ
る６０ＭＨｚ （１３ｎａ）のデータ速度を有する入力
信号を処理することはできない。
に、超高速信号−に対しては処理不可能である。すなわ
ち第３図において、減算器１．加算器５．量子化器６の
動作速度をそれぞれ１０ｆｉｌ＋、１０ｔＬｓ 、２０
ｔ’Ｌ８とすると、第３図の符号器が動作可能な入力周
波数の上限は２５ＭＨｚでおって、ＨＤＴＶ信号におけ
る６０ＭＨｚ （１３ｎａ）のデータ速度を有する入力
信号を処理することはできない。
第４図は第６図の符号化回路を分割構成とじた場合の回
路例を示している。同図において第１図におけると同じ
部分は同じ番号で示されており、１２．１３はそれぞれ
７リツプ７０ツブ（ＦＦＸ４）である。
路例を示している。同図において第１図におけると同じ
部分は同じ番号で示されており、１２．１３はそれぞれ
７リツプ７０ツブ（ＦＦＸ４）である。
第４図の符号化回路においては、フリップフロップ１２
．１３はそれぞれ４ステツプからなシ、４サンプリング
周期後までデータを保持して出力する。
．１３はそれぞれ４ステツプからなシ、４サンプリング
周期後までデータを保持して出力する。
この場合は量子化器３はフリップフロップ１２と７リツ
プフロツプ２０間に配置されていて、フリップフロップ
１２の最終ステップの７リツプフロツプと７リツプ７四
ツブ２のそれぞれのクロックの間に動作を行えばよく、
従ってこの場合の処理速度は減算器１および加算器５の
動作速度の和によって決定される。これによって第４図
の符号化回路が動作可能な入力周波数の上限は５０ＭＨ
ｚとなるが、これでも６０ＭＨ２のデータ速度を有する
入力信号を処理することはできない。
プフロツプ２０間に配置されていて、フリップフロップ
１２の最終ステップの７リツプフロツプと７リツプ７四
ツブ２のそれぞれのクロックの間に動作を行えばよく、
従ってこの場合の処理速度は減算器１および加算器５の
動作速度の和によって決定される。これによって第４図
の符号化回路が動作可能な入力周波数の上限は５０ＭＨ
ｚとなるが、これでも６０ＭＨ２のデータ速度を有する
入力信号を処理することはできない。
第５図は並列構成とした場合の符号化回路の構成例を示
している。同図において１４は直並列変換回路（Ｓ／Ｐ
）、１５−＋、・・・・・・、１５−ｓはＤＰＣＭ符
号器ブロツクである。
している。同図において１４は直並列変換回路（Ｓ／Ｐ
）、１５−＋、・・・・・・、１５−ｓはＤＰＣＭ符
号器ブロツクである。
第５図において直並列変換回路１４は入力信号を５相の
信号α、ｂ、ｃ、ｄ、ｔｔに直並列変換して出力する。
信号α、ｂ、ｃ、ｄ、ｔｔに直並列変換して出力する。
ＤＰＣＭ符号器ブ四ツク１５−＋＊・・・・・・、１Ｓ
−Ｓは、それぞれ第１図に示されたＤＰＣＭ符号器と同
様の構成を有し、それぞれ２５ＡｆＨｚの処理速度を有
する。従って第５図の符号化回路は全体として２５×５
ＭＨｚの処理速度を有し、６０ＭＨｚのデータ速度を有
する入力信号を処理することができるが、反面、回路規
模が著しく大きい。
−Ｓは、それぞれ第１図に示されたＤＰＣＭ符号器と同
様の構成を有し、それぞれ２５ＡｆＨｚの処理速度を有
する。従って第５図の符号化回路は全体として２５×５
ＭＨｚの処理速度を有し、６０ＭＨｚのデータ速度を有
する入力信号を処理することができるが、反面、回路規
模が著しく大きい。
このように従来の符号化回路においては、超高速信号を
処理しようとすると、回路規模が増大するという問題が
あった。
処理しようとすると、回路規模が増大するという問題が
あった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、ＤＰＣＭ符号器において
処理速度を向上させるとともに、回路規模の増大を防止
した符号化回路を提供することにある。
るものであって、その目的は、ＤＰＣＭ符号器において
処理速度を向上させるとともに、回路規模の増大を防止
した符号化回路を提供することにある。
発明の実施例
第６図は本発明の符号化回路の一実施例の構成を示して
いる。同図において、２１は直並列変換回路（ｓ／ｐ）
、２２は減算器、２３ 、２４はフリップ７０ツグ（Ｆ
Ｆ）、２５は量子化器（Ｑ）、２６．２７はフリップ７
０ツブ（ＦＦ）、２８は加算器、２９は減算器、３０゜
３１はフリップフロップ（ＦＦ）、３２は量子化器（Ｑ
）、３３．３４．３５はフリップフロップ（ＦＦ）、３
６は加算器である。また第７図は第６図の杓号化回路に
おける処理順序を示すフローチャートである。同図にお
いて■、［株］、■、■、■、６．■刀はそれぞれ各部
の信号を示し、各信号は同じ符号によって第６図中に対
応する位置に示されている。
いる。同図において、２１は直並列変換回路（ｓ／ｐ）
、２２は減算器、２３ 、２４はフリップ７０ツグ（Ｆ
Ｆ）、２５は量子化器（Ｑ）、２６．２７はフリップ７
０ツブ（ＦＦ）、２８は加算器、２９は減算器、３０゜
３１はフリップフロップ（ＦＦ）、３２は量子化器（Ｑ
）、３３．３４．３５はフリップフロップ（ＦＦ）、３
６は加算器である。また第７図は第６図の杓号化回路に
おける処理順序を示すフローチャートである。同図にお
いて■、［株］、■、■、■、６．■刀はそれぞれ各部
の信号を示し、各信号は同じ符号によって第６図中に対
応する位置に示されている。
直並列変換回路２１は入力信号を２相の信号［株］’Ｊ
に変換して出力する。。第７図においそ入力信号がＡ、
Ｅ、Ｃ，Ｄ、Ｅ、Ａ、・・・・・・の順であったとした
とき、信号＠はＡ、Ｃ，Ｅ、Ｂ、・・・・・・となり信
号■はＢ、Ｄ、Ａ、Ｃ，・・・・・・となる。第６図に
おいて減算器２２．フリップフロップ２５．２４． 量
子化器２５．フリップフロップ２６．２７および加算器
２８からなる符号器（以下これを符号器Ａと呼ぶ）は、
加算器２８の出力信号■を減算器２２における予測値の
信号として用いるものとすれば、２サンプリング周期前
のデータと入力データとの差分によって予測誤差をめる
符号器の形をなしている。また減算器２９．ンリッ７°
７０ツブ３０゜３１、量子化器３２．フリップフロップ
３５，５４．５５ および加算器３６からなる符号器（
以下これを符号器Ｂと呼ぶ）は、７リツプ７０ツブ３５
の出力信号■を減算器２９における予測値の信号として
用いるものとすれば、５サンプリング周期前のデータと
入力データとの差分によって予測誤差をめる符号器の形
をなしている。しかしながら第６図の符号器では、符号
器Ａにおける２サンプリング周期前の信号■は符号器Ｂ
における予測値の信号として用いられ、符号器Ｂにおけ
る３サンプリング周期前の信号■は符号器Ａにおける予
測値の信号として用いられていて、それぞれ入力信号■
、■との差分の信号９．、（ＥＪｉ）がめられる。信号
Ｃ玉ＬＣ■はそれぞれ量子化器２５．３２によって量子
化されて、それぞれに量子化された予測誤差の信号出力
を得るが、両川力はいずれも５サンプリング周期前のデ
ータと入力データとの差分によってめられた予測誤差で
ある。
に変換して出力する。。第７図においそ入力信号がＡ、
Ｅ、Ｃ，Ｄ、Ｅ、Ａ、・・・・・・の順であったとした
とき、信号＠はＡ、Ｃ，Ｅ、Ｂ、・・・・・・となり信
号■はＢ、Ｄ、Ａ、Ｃ，・・・・・・となる。第６図に
おいて減算器２２．フリップフロップ２５．２４． 量
子化器２５．フリップフロップ２６．２７および加算器
２８からなる符号器（以下これを符号器Ａと呼ぶ）は、
加算器２８の出力信号■を減算器２２における予測値の
信号として用いるものとすれば、２サンプリング周期前
のデータと入力データとの差分によって予測誤差をめる
符号器の形をなしている。また減算器２９．ンリッ７°
７０ツブ３０゜３１、量子化器３２．フリップフロップ
３５，５４．５５ および加算器３６からなる符号器（
以下これを符号器Ｂと呼ぶ）は、７リツプ７０ツブ３５
の出力信号■を減算器２９における予測値の信号として
用いるものとすれば、５サンプリング周期前のデータと
入力データとの差分によって予測誤差をめる符号器の形
をなしている。しかしながら第６図の符号器では、符号
器Ａにおける２サンプリング周期前の信号■は符号器Ｂ
における予測値の信号として用いられ、符号器Ｂにおけ
る３サンプリング周期前の信号■は符号器Ａにおける予
測値の信号として用いられていて、それぞれ入力信号■
、■との差分の信号９．、（ＥＪｉ）がめられる。信号
Ｃ玉ＬＣ■はそれぞれ量子化器２５．３２によって量子
化されて、それぞれに量子化された予測誤差の信号出力
を得るが、両川力はいずれも５サンプリング周期前のデ
ータと入力データとの差分によってめられた予測誤差で
ある。
第６図の符号器においては、符号器Ａ、Ｂはそれぞれ５
０Ｍｌ１ｚの処理速度を有している。６０ＭＨｚのデー
タ速度を有する入カイ８号は直並列変換回路２１によっ
て２相に変換され、従って入力信号＠、■はいずれも３
０ＭＨｚのデータ速度でおるから、第６図に示された符
号器によって６０ＭＨｚのデータ速度を有する入力デー
タを処理することができる。このように第６図の符号器
によれば、第５図の符号器に比べて回路規模が小さいに
拘らず、所要のデーター処理速度を余裕をもって実現す
ることができる。
０Ｍｌ１ｚの処理速度を有している。６０ＭＨｚのデー
タ速度を有する入カイ８号は直並列変換回路２１によっ
て２相に変換され、従って入力信号＠、■はいずれも３
０ＭＨｚのデータ速度でおるから、第６図に示された符
号器によって６０ＭＨｚのデータ速度を有する入力デー
タを処理することができる。このように第６図の符号器
によれば、第５図の符号器に比べて回路規模が小さいに
拘らず、所要のデーター処理速度を余裕をもって実現す
ることができる。
変換回路（５／Ｊ））でおって入力データを３相に速度
変換する。４２は減算器、４３．４４はフリップフロッ
プ（ＦＦ）、４５は量子化器（Ｑ）、４６．４７はフリ
ップ７０ツグ（ＦＦ）、４８は加算器、４９はフリップ
７０ツブ（ｒｐ）であって、これらは符号器Ａを構成し
ている。５０は減算器、５１．５２はフリップフロッグ
（ＦＦ）、５３は量子化器ＣＱ）、５４．５５はフリッ
プフロップ（ＦＦ）、５６は加算器、５７．５８はスリ
ップフロップ（ＦＦ）であって、これら、は符号器Ｂを
構成している。５９は減算器、６０．６１はフリップ７
０ツグ（ｐＦ）、６２は量子化器（Ｑ）、６３．６４は
フリップフロップ（ＦＦ）、６５は加算器、６６．６７
はフリップフロップ（ＦＦ）であって、これらは符号器
Ｃを構成している。また第９図は第８図の符号化回路に
おける処理順序を示すフローチャートであって、入力デ
ータ１．２，３，４．・・・・・・が直並列変換回路４
１に入力されたとき、各符号器Ａ、Ｂ、Ｃにおいて処理
されるデータをそれぞれ（１１，（２）、（５）によっ
て示したものである。
変換する。４２は減算器、４３．４４はフリップフロッ
プ（ＦＦ）、４５は量子化器（Ｑ）、４６．４７はフリ
ップ７０ツグ（ＦＦ）、４８は加算器、４９はフリップ
７０ツブ（ｒｐ）であって、これらは符号器Ａを構成し
ている。５０は減算器、５１．５２はフリップフロッグ
（ＦＦ）、５３は量子化器ＣＱ）、５４．５５はフリッ
プフロップ（ＦＦ）、５６は加算器、５７．５８はスリ
ップフロップ（ＦＦ）であって、これら、は符号器Ｂを
構成している。５９は減算器、６０．６１はフリップ７
０ツグ（ｐＦ）、６２は量子化器（Ｑ）、６３．６４は
フリップフロップ（ＦＦ）、６５は加算器、６６．６７
はフリップフロップ（ＦＦ）であって、これらは符号器
Ｃを構成している。また第９図は第８図の符号化回路に
おける処理順序を示すフローチャートであって、入力デ
ータ１．２，３，４．・・・・・・が直並列変換回路４
１に入力されたとき、各符号器Ａ、Ｂ、Ｃにおいて処理
されるデータをそれぞれ（１１，（２）、（５）によっ
て示したものである。
第８図の符号化回路においては、符号器Ａは６サンプリ
ング周期前のデータと入力データとの差分によって予測
誤差をめる符号器を形成し、符号器Ｂ、Ｃはそれぞれ４
サンプリング周期前のデータと入力データとの差分によ
って予測誤差をめる符号器を形成している。そして符号
器Ａにおける３サンプリング周期前の信号は符号器Ｂに
おける予測値の信号として用いられ、符号器Ｂにおける
４サンプリング周期前の信号は符号器Ｃにおける予測値
の信号として用いられ、符号器Ｃにおける４サンプリン
グ周期前の信号は符号器Ａにおける予測値の信号として
用いられていて、これらの予測値の信号を用いて各符号
器Ａ、Ｂ、Ｃがそれぞれ入力信号との差分をめ、これに
よってそれぞれ量子化された予測誤差の信号を出力する
ようになっている。従って第８図に示された符号化回路
では各出力は、いずれも１１サンプリング周期前のデー
タと入力データとの差分によってめられた、量子化され
た予測誤差である。第９図においては、各符号器Ａ、Ｂ
、Ｃのそれぞれの信号と、そのやりとシの１係の一例が
示されている。
ング周期前のデータと入力データとの差分によって予測
誤差をめる符号器を形成し、符号器Ｂ、Ｃはそれぞれ４
サンプリング周期前のデータと入力データとの差分によ
って予測誤差をめる符号器を形成している。そして符号
器Ａにおける３サンプリング周期前の信号は符号器Ｂに
おける予測値の信号として用いられ、符号器Ｂにおける
４サンプリング周期前の信号は符号器Ｃにおける予測値
の信号として用いられ、符号器Ｃにおける４サンプリン
グ周期前の信号は符号器Ａにおける予測値の信号として
用いられていて、これらの予測値の信号を用いて各符号
器Ａ、Ｂ、Ｃがそれぞれ入力信号との差分をめ、これに
よってそれぞれ量子化された予測誤差の信号を出力する
ようになっている。従って第８図に示された符号化回路
では各出力は、いずれも１１サンプリング周期前のデー
タと入力データとの差分によってめられた、量子化され
た予測誤差である。第９図においては、各符号器Ａ、Ｂ
、Ｃのそれぞれの信号と、そのやりとシの１係の一例が
示されている。
発明の詳細
な説明したように本発明の符号化回路によれば、直列デ
ータを情相の並列出力に変換し、入力データと予測値と
の差分を量子化することによって符号化を行う符号器を
ｍ個具え、ｍ個の符号器のそれぞれの出力を逐次他の符
号器の予測値として入力するように接続するとともに、
各符号器において保持する標本値数を任意に配分して各
符号器において外標本値前のデータと入力データとの間
で差分をめて符号化するように構成したので、小さな回
路規模で高速動作を行うことが可能な符号化回路を実現
することができる。
ータを情相の並列出力に変換し、入力データと予測値と
の差分を量子化することによって符号化を行う符号器を
ｍ個具え、ｍ個の符号器のそれぞれの出力を逐次他の符
号器の予測値として入力するように接続するとともに、
各符号器において保持する標本値数を任意に配分して各
符号器において外標本値前のデータと入力データとの間
で差分をめて符号化するように構成したので、小さな回
路規模で高速動作を行うことが可能な符号化回路を実現
することができる。
第１図はＤＰＣＭ符号器の基本的構成を示す図、第２図
は超高速入力に用いられる符号器の構成を示す図、第３
図は５サンプリング周期前のデータと入力データとの差
分値によって符号化する符号化回路の原理的構成を示す
図、第４図は第３図に示される符号化回路を分割構成と
した場合の構成例を示す図、第５図は第３図に示された
符号化回路を並列構成とした場合の構成例を示す図、第
６図は本発明の符号化回路の一実施例の構成を示す図、
第７図は第６図に示された符号化回路における処理１１
序を示すフローチャート、第８図は本発９図は第８図に
示された符号化回路における処理順序を示すフローチャ
ートである。 １：減算器、２：７リツプフロツズ（ＦＦ） 、３ ：
量子化器（Ｑ）、４ニアリツプ７０ツブＣＦＦ） 、５
：加算器、６：速度変換部、７．８，９ ： ＤＰＣ
Ｍ符号器ブロック、１０，１１ ：フリツプフロツプ（
ＦＦＸ５） Ｘ１２．１５ ：フリツプフロツプ（ＦＦ
ｘ４）、１４：直並列変換回路（Ｓ／Ｐ）、１５−＋、
・・・・・・、１５−５： ＤＰＣＭ符号器ブロック、
２１：直並列変換回路（Ｓ／Ｐ ）、２２：減算器、２
５．２４ ：フリツプフロツプ（ＦＦ）、２５：量子化
器ＣＱ）、２６，２７ ：フリツプ７０ツブ（ＦＦ）、
２８：加算器、２９：減算器、３０．３１ ：フリツプ
フロツプ（ＦＦ）、３２：量子化器（Ｑ）、３３，３４
．．５５ ：フリツプ７０ツブ（ＦＦ）、６６：加勢−
器、４１：直並列変換回路（５／７’）、４２：減算器
、４３，４４ ：フリツブフロツプ（ＦＦ）、４５：量
子化器（Ｑ）、４６，４７ ：フリツプフロツプ（ＦＦ
）、４８ ：加算器、４９ニアリツプフロツプ（ＦＦ）
、５０：減算器、５１．５２＋フリツプフロツプ（ＦＦ
）、５３：量子化器（Ｑ）、５４．５５：フリップフロ
ッグ（ＦＦ）、５６：加算器、５７．５８ニアリップフ
ロッグ（ＦＦ）、５９：減算器、６０．６１：フリップ
フロップ（ＦＦ）、６２：量子化器、６３゜６４ニアリ
ツプ７０ツブ（ｐｐ）、６５：加算器、６６゜６７：７
リツプ７０ツグ（ＦＦ）。 特許出願人 富士通株式会社 代理人弁理士玉蟲久五部（外１名） 第 １ 図 第２図 第３因 第 ４ 図 第 ５ 図 入力１− 入力 ｉＡＢ ＣＤ ＥＲＡ ｓ ｃ ■ ・・ＡＣＥ９ ■ ・ ・・・ＡＯ ０・・・Ｂ ■ ・・ＢＤＡＣ ■ ・・・ＢＤ ■ ・ ・・８ ＣＭ） ７ 図 ｏ ＋＝ｉＡｓ ｃ ｏ ＥｉＡａ ｃ ｏ ｒ−１−
−−ＤＡＣＥ ・ ・ ・ ・ ・ ＥＢＤＡＥ ・ ・ ・ ＤＡＣＥＢ ・ ・ ・ ＥＢＤＡ ・ ・ ・ ・ ・ ＡＣＥＢＤ ・ ・ ・ ＤＡＣＥ８ ・ ・ ・ ・ ＥＢＤＡＣ・ ・ ・
は超高速入力に用いられる符号器の構成を示す図、第３
図は５サンプリング周期前のデータと入力データとの差
分値によって符号化する符号化回路の原理的構成を示す
図、第４図は第３図に示される符号化回路を分割構成と
した場合の構成例を示す図、第５図は第３図に示された
符号化回路を並列構成とした場合の構成例を示す図、第
６図は本発明の符号化回路の一実施例の構成を示す図、
第７図は第６図に示された符号化回路における処理１１
序を示すフローチャート、第８図は本発９図は第８図に
示された符号化回路における処理順序を示すフローチャ
ートである。 １：減算器、２：７リツプフロツズ（ＦＦ） 、３ ：
量子化器（Ｑ）、４ニアリツプ７０ツブＣＦＦ） 、５
：加算器、６：速度変換部、７．８，９ ： ＤＰＣ
Ｍ符号器ブロック、１０，１１ ：フリツプフロツプ（
ＦＦＸ５） Ｘ１２．１５ ：フリツプフロツプ（ＦＦ
ｘ４）、１４：直並列変換回路（Ｓ／Ｐ）、１５−＋、
・・・・・・、１５−５： ＤＰＣＭ符号器ブロック、
２１：直並列変換回路（Ｓ／Ｐ ）、２２：減算器、２
５．２４ ：フリツプフロツプ（ＦＦ）、２５：量子化
器ＣＱ）、２６，２７ ：フリツプ７０ツブ（ＦＦ）、
２８：加算器、２９：減算器、３０．３１ ：フリツプ
フロツプ（ＦＦ）、３２：量子化器（Ｑ）、３３，３４
．．５５ ：フリツプ７０ツブ（ＦＦ）、６６：加勢−
器、４１：直並列変換回路（５／７’）、４２：減算器
、４３，４４ ：フリツブフロツプ（ＦＦ）、４５：量
子化器（Ｑ）、４６，４７ ：フリツプフロツプ（ＦＦ
）、４８ ：加算器、４９ニアリツプフロツプ（ＦＦ）
、５０：減算器、５１．５２＋フリツプフロツプ（ＦＦ
）、５３：量子化器（Ｑ）、５４．５５：フリップフロ
ッグ（ＦＦ）、５６：加算器、５７．５８ニアリップフ
ロッグ（ＦＦ）、５９：減算器、６０．６１：フリップ
フロップ（ＦＦ）、６２：量子化器、６３゜６４ニアリ
ツプ７０ツブ（ｐｐ）、６５：加算器、６６゜６７：７
リツプ７０ツグ（ＦＦ）。 特許出願人 富士通株式会社 代理人弁理士玉蟲久五部（外１名） 第 １ 図 第２図 第３因 第 ４ 図 第 ５ 図 入力１− 入力 ｉＡＢ ＣＤ ＥＲＡ ｓ ｃ ■ ・・ＡＣＥ９ ■ ・ ・・・ＡＯ ０・・・Ｂ ■ ・・ＢＤＡＣ ■ ・・・ＢＤ ■ ・ ・・８ ＣＭ） ７ 図 ｏ ＋＝ｉＡｓ ｃ ｏ ＥｉＡａ ｃ ｏ ｒ−１−
−−ＤＡＣＥ ・ ・ ・ ・ ・ ＥＢＤＡＥ ・ ・ ・ ＤＡＣＥＢ ・ ・ ・ ＥＢＤＡ ・ ・ ・ ・ ・ ＡＣＥＢＤ ・ ・ ・ ＤＡＣＥ８ ・ ・ ・ ・ ＥＢＤＡＣ・ ・ ・
Claims (1)
- 直列入力データをｍ’（ｍは整数）相の並列出力に変換
する速度変換回路と、入力データと予測値との差分を量
子化することによって符号化を行う前記ｍ相の出力に対
応して設けられたｍ個の符号器とを具え、該ｍ個の符号
器のそれぞれの出力を逐次他の符号器の予測値として入
力するように接続するとともに各符号器において保持す
る標本値数を任意に配分して各符号器においてｎ（ｎは
整数）標本値前のデータと入力データとの間で差分をめ
て符号化するように構成したことを特徴とする符号化回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205454A JPS6097791A (ja) | 1983-11-01 | 1983-11-01 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205454A JPS6097791A (ja) | 1983-11-01 | 1983-11-01 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097791A true JPS6097791A (ja) | 1985-05-31 |
| JPH0473352B2 JPH0473352B2 (ja) | 1992-11-20 |
Family
ID=16507144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205454A Granted JPS6097791A (ja) | 1983-11-01 | 1983-11-01 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0314356A2 (en) * | 1987-10-27 | 1989-05-03 | Canon Kabushiki Kaisha | Predictive coding system |
-
1983
- 1983-11-01 JP JP58205454A patent/JPS6097791A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0314356A2 (en) * | 1987-10-27 | 1989-05-03 | Canon Kabushiki Kaisha | Predictive coding system |
| US5103294A (en) * | 1987-10-27 | 1992-04-07 | Canon Kabushiki Kaisha | Predictive coding system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473352B2 (ja) | 1992-11-20 |
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