JPS60956B2 - 半導体スイツチング素子 - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果型半導体スイッチング素子に関する。

電界効果型半導体スイッチング素子はｐｎ接合ダイオー
ド構造とその一方導電型領域の一部に形成された他方導
電型の半導体領域（ゲート領域と称する）およびこのゲ
ート領域に連なるゲート電極を有する素子である。この
素子は上記一万導電型領域とゲート領域間の接合が逆バ
イアスされることによって上記一方導電型領域内に形成
される空乏層により、上記ダイオードの順電流を遮断し
たり（ターンオフ）、また上記逆バイアスを解除して空
乏層を取除くことにより上記順電流を回復させたり（タ
ーンオン）するスイッチング機能を有する。

このような電界効果型半導体スイッチング素子は従来の
トランジスタ、サィリスタのような電流制御型の半導体
スイッチング素子と比較してターンオン時間がはるかに
短かく、ターンオン時のｄｉ／ｄｔ耐量が大きく、また
ターンオフに要する操作が従釆よりも簡便になるという
利点を有する。このような電界効果型半導体スイッチン
グ素子として、従来、第１図ないし第３図に示すものが
提案されている。

第１図に示すものは対向する一対の主表面１０１および
１０２を持つ半導体基体１内に、一方の主表面１０１に
接するｎ＋型カソード層１３、カソード層１３に隣接し
たｎ型ベース層１１、ベース層１１に隣接し半導体基体
の他方の主表面１０２に露出するｐ十型アノード層１２
、ベース層Ｉ１内に網目状もしくは縞状に埋め込まれた
Ｐ型ゲート領域１４がそれぞれ形成されており、更にア
ノード層１２、カソード層１３およびゲート領域１４の
表面露出部にはァ／−ド電極２、カソード電極３および
ゲート電極４がそれぞれ形成されているものである。

電界効果型半導体スイッチング素子はそのターンオフ動
作の一過程において、アノード・カソード電極間を流れ
る主電流に匹敵する電流がアノード電極からアノード領
域１２、ベース領域１１及びゲート領域を経てゲート電
極へと流れる。

第１図に示す構造のものはゲート領域１４の大部分がベ
ース層１１内に埋め込まれ、この埋め込まれた部分とゲ
ート電極４との距離が大きいので、上述のゲート領域を
通る電流により生ずるゲート領域内部での電圧降下が大
きくなる欠点があった。このために「ゲート領域１４の
うちゲート電極４に近い所と遠い所で電流の不均衡を生
じ、局部的な発熱を起こして素子が熱破壊する等の恐れ
があった。第２図および第３図に示すものは上述の欠点
を改善したものである。

第２図において一対の主表面１０１および１０２を持つ
半導体基体１は、一方の主表面１０１に接するｎ型ベー
ス層１１、ベース層１１に隣接し他方の主表面１０２に
露出するｐ＋型アノード層１２、一方の主表面１０１に
露出してベース層１１内に形成されたｎ＋型カソード領
域１３、一方の主表面１０１に露出しかつカソード領域
１３に沿うようにベース層１１内に形成されたｐ＋型ゲ
ート領域１４とから成る。

アノード領域１２、カソード領域１３およびゲート領域
１４の露出部にはアノード電極２、カソード電極３およ
びゲート電極４がそれぞれ形成されている。第３図に示
すものはゲート領域１４の形状を除いて第２図に示すも
のと同様の構造を持つ。

すなわち第３図において、ゲート領域１４は半導体基体
１の一方の主表面１０１に露出しかつカソード領域１３
に沿う第１の部分１４１と、第１の部分１４１の底部か
らベース層１１内に一方の主表面１０１とほぼ平行にカ
ソード領域１３の直下に達するまで延びる第２の部分１
４２とから成っている。第２の部分１４２相互の間隙は
チャンネルと称される。ゲート電極４は上述の第１の部
分１４１の表面露出部に形成されている。第２図および
第３図のものはゲート領域１４とゲート電極４とが近接
しているので、第１図に示す素子の上述した欠点は除去
される。

更に第３図に示すものは第２図に示すものに比べて相隣
るゲート領域間の間隔（チャンネル幅）Ｄを小さくでき
るので、より低いゲート・カソード電極間の逆バイアス
電圧で素子をターンオフできるという効果を持つもので
ある。

しかし、第２図または第３図に示す素子を試作研究の結
果、ゲート・カソード電極間の逆耐圧が設計値を大幅に
下まわるものが続出した。

ゲート・カソード電極間はゲート電極４、ゲート領域１
４、ベース層１１、カソード領域１３、カソード電極３
から成るダイオードである。ゲート・カソード電極間に
このダイオードが逆バイアスされる規定の電圧を印加す
るとべ‐ス層１１中に形成される空乏層がカソード領域
１３をアノード層１２から包囲して素子がターンオフさ
れるのであるが、このダイオードの逆耐圧が素子がター
ンオフするに要する逆バイアス電圧よりも低いと、素子
がターンオフせずゲート・カソード領域間が所定のゲー
ト電圧以下の電圧で短絡するという、スイッチング素子
として致命的な欠陥を生ずる。 、本発明の目的はゲー
ト・カソード電極間が短絡しもこく〈、ターンオフ動作
が確実に行なわれる改良された電界効果型半導体スイッ
チング素子を提供することにある。この目的を達成する
ために本発明の特徴とするところは、対向する一対の主
表面を持つ半導体基体の一方の主表面にゲート領域およ
びカソード領域がベース層の一部によって隔てられて露
出し、これらの露出面にゲート電極およびカソード電極
がそれぞれ形成されている電界効果型半導体スイッチン
グ素子において、素子のターンオフ動作に要するゲート
・カソード領域間のバイアス電圧よりも、ゲート領域と
カソード領域が直後隣接した場合のゲート・カソード領
域間の耐圧を大きくした点にある。

発明者等は第２図あるいは第３図に示す素子において「
ゲート・カソード電極間の耐圧が設計値より大幅に下ま
わる原因について検討した結果、次のことを見出した。
第４図あるいは第５図は、第２図あるいは第３図に示す
素子でゲート・カソード電極間の耐圧が設計値よりも異
常に低いものについて、その断面構造の一例を示したも
のである。第４図において、ｐ＋領域４０はｐ＋型ゲー
ト領域１４を形成するときに派生したものである。

図示したようにｐ十領域４０がｎ＋型カソード領域１３
とｐ＋型ゲート領域１４とにまたがるように形成される
と、カソード電極３、カソード領域１３、ｐ十型領域４
０、ゲート領域１４およびゲート電極４とでｎ＋ｐ＋ダ
イオードが構成される。このダイオードの耐圧はｎ十型
カソード領域１３とｐ十型領域４０とで形成されるｐｎ
接合Ｊの耐圧である。ｎ＋型カソード領域１３とｐ＋型
領域４０はともに不純物濃度が高いので、これらの間の
ｐｎ接合Ｊの耐圧が低く、このためにゲート・カソード
電極間の耐圧が低くなるものと思われる。第５図におい
ても、原因は上述のものと同様である。第５図ではｐ＋
型領域５０はｐ＋型ゲート領域１４１を形成するときに
派生する。ｐ＋型領域５０がｎ＋型カソード領域１３と
ｐ型ゲート領域１４２あるいはｐ＋型ゲート領域１４１
を連絡するように形成されると、ゲート・カソード電極
間にｎ＋ｐ＋ｐｐ＋ダイオード（図示の例）あるいはｎ
＋ｐ＋ダイオードが構成される。ｎ＋カソード領域１３
とｐ＋領域５０との間の接合Ｊの耐圧が低いため、ゲー
ト・カソード電極間の耐圧が低くなることは第４図にお
けるものと同様である。上述のｐ十型領域４０および５
０の派生原因について説明する。

第２図あるいは第３図に示す素子を製作するには選択拡
散技術が使われる。

第６図においては、ｎ型半導体基板１１の一方の主表面
１０１を所定部を残してマスク６０で覆い、一方の主表
面１０１の上記所定部および他方の主表面１０２全面か
らｐ型を与える不純物を基板よりも高濃度に拡散し、ｐ
＋型領域１４０および１２０を形成するａ。次に基板を
熱処理し、ｐ＋型領域１４０および１２０を所定の深さ
まで引きの１ましてｐ＋型領域１４，１２を形成する。
この後、主表面１０１からマスク６０を除去し、主表面
１０１をｐ＋型領域１４と沿う所定部を残して新たなマ
スク６１で覆う。更に主表面１０１の上記所定部からｎ
型を与える不純物を基板よりも高濃度に拡散し、ｎ＋型
領域１３０を形成するｂ。熱処理し、ｎ＋型領城１３０
を所定深さまで引きのばし拡散してｎ＋領域型１３を形
成する。この後、ｎ＋型領域１３、ｐ＋型領域１４およ
び１２の表面露出部にそれぞれ電極３，４および２を形
成して素子が完成するｃ。第７図においては、例えばｎ
型半導体基板１１の他方の主表面１０２全面からｐ型を
与える不純物を拡散してｐ＋型領域１２０を形成するａ
。

次に一方の主表面１０１を所定部を残してマスク７０で
覆い「 この所定部からｐ型を与える不純物を拡散して
ｐ型領域１４０を形成する‘ｂ｝。マスク７０を除去し
た後、基板の一方の主表面１０１上にｎ型半導体層１１
１をェピタキシヤル成長法により形成するｃ。次に基板
の一方の主表面１０１をｐ型領域１４０のほぼ中央部に
沿う部分を残してマスク７１で覆い、マスク７１で覆わ
れない部分からｐ型を与える不純物を拡散、熱処理をし
てｐ型領域１４１に達するｐ＋型領域１４２を形成する
。この熱処理によりｐ＋型領域１２０は所定の深さまで
引きのばされるｐ＋型領域１２を形成するｄ。マスク７
１を除去した後、基板の第１の主表面１０１を、ｐ＋型
領域１４２の表面露出部に沿う所定部を残して新たなマ
スク７２で覆う。次に主表面１０１のマスクされていな
い部分からｎ型を与える不純物を拡散、熱処理してｎ＋
型領域１３を形成するｅ。この後、マスク７２を除去し
「 ｎ＋型領域１３、ｐ＋型領域１４１および１２の表
面露出部にそれぞれ電極を形成して第３図に示す素子が
完成する。上述の工程中、第６図ａあるいは第７図ｄで
マスク６０あるいは７１を用いてｐ型を与える不純物を
選択拡散し、ｐ十型領域１４０あるいは１４２を形成す
る過程でマスク６０あるいは７１に微小なピンホールが
あるとこのピンホールから基板内にｐ型を与える不純物
が拡散して第４図あるいは第５図で示すｐ＋型領域４０
あるいは５０が派生することがわかった。

このピンホールはマスク６０あるいはＴＯを周知のホト
ェツチング法等により形成するときに塵挨の付着によっ
て発生し易い。塵挨の付着を根絶することは困難である
。

また「 この種素子は前述のようにゲート領域での電圧
降下を小さくするために、カソード領域、ゲート領域そ
れ自体の大きさは小さくして、同一半導体基体中に多数
のカソードあるいはゲート領域を並置する構造が有利で
ある。このような構造では、ゲート領域とカソード領域
が近接しているので、上述のピンホールによる影響が顕
著である。従って、この影響を避け、この種素子の製造
歩留りを高くする有力な手段は、仮にマスクのピンホー
ル等により第４図あるいは第５図で示すｐ＋型領域４０
あるいは５０が派生したとしても、素子のターンオフ動
作に要するゲート・カソード間逆バイアス電圧をｐ＋型
領域４０あるいは５０があるために形成された前述のｎ
＋ｐ十ダイオードあるいはｎ十ｐ十ｐｐ＋ダイオードの
逆耐圧よりも低くすることである。具体的には、ｎ＋型
カソード領域およびｐ＋型ゲート領域の濃度に応じて変
動はあるが、電極とのオーミツクコンタクトを良好にし
、キャリヤの注入効率を実用上十分高くし、これらの領
域内での電圧降下を実用上十分低くしようとすると、前
述のｎ＋ｐ＋あるいはｎ＋ｐ＋ｐｐ＋ダイオードの逆耐
圧は２０〜４０Ｖとなることが確認された。

従ってターンオフに要するゲート・カソード間逆バイア
ス電圧は４０Ｖより低くすることが必要である。また、
２０Ｖより低くすることが望ましい。第８図は第２図あ
るいは第３図におけるゲート領域間の距離Ｄを種々変え
たときに、距離○と所定のカソード・アノード電極間順
バイアス電圧Ｅｓを阻止するに要するゲート・カソード
電極間の逆バイアス電圧ＥＧ（素子をオフ状態にしてお
くに必要なゲート電圧）との関係を実験的に求めて得ら
れたものである。

この関係は第９図に示す回路で測定された。

図で１０川ま第３図に示すと同様な素子であり、ｐ型ゲ
ート領域１４２の寸法のみを変化させて距離Ｄを変化さ
せた。Ｅｓは６００Ｖとした。ＲＬは素子の負荷抵抗で
ある。第８図によれば、Ｄが約１０ム肌以下であればＥ
Ｇが３０Ｖを下回ることがわかる。

更にＤが約７ム肌以下であればＥＧが２０Ｖを下回るこ
とがわかる。また、Ｅｓを６００Ｖから上下に変化させ
ても、Ｄが１０仏肌以下と小さい領域ではＥｓの広い範
囲でＥＧがほぼ一定であることを確認した。

一方、Ｄが約２仏の以下であると、ＥＧがＯＶであって
も素子は常にオフ状態を示した。

これはｐ型ゲート領域１４２とｎ型領域１１との間のｐ
ｎ接合Ｊの接合電位による空乏層だけでＤ間がピンチオ
フされるからであり、このような状態は避けることが好
ましい。従って、本発明においてはＤを２〜ｌｏＡｍ、
好ましくは２〜７〃肌とすることが望ましい。

次に本発明の具体的実施例について説明する。第１０図
ａは本実施例素子の断面を示し、第１０図ｂはａを紙面
上方から見た平面図を示す。図において第３図に示す素
子と共通の部分は第３図におけると同一の符号で示す。
本実施例素子は、第７図に示す工程に沿って製作された
。

半導体基板として抵抗率が５００一肌、厚さが２２０山
仇のｎ型シリコン単結晶ウヱハを用い、ｐ型を与える不
純物としてボロンを用いた。また、カソード領域１３を
形成する不純物として燐を用いた。更に本実施例素子に
おいてはゲート電極４とカソード電極３の間に露出する
半導体表面をＳ０２膜５で覆ってある。第１０図ａにお
いて本実施例素子のカソード領域１３の幅は５０仏の、
ｐ＋型ゲート領域１４１の幅は４５山肌である。

また、ｐ型ゲート領域１４２相互の間隔Ｄは５山肌、ｐ
型ゲート領域１４２とカソード領域１３とが素子主表面
と垂直方向に重なる幅ＷＴＨは３０仏仇である。第１０
図ｂにおいて、チャンネル１１３の長さＬは１２００山
肌である。

なお、第１１図は第１０図ａ中のｘ方向の不純物濃度分
布を示す。

第１１図から明らかなように本実施例素子ではｎ型ベー
ス層のうち、ｐ型ゲート領域１４２からアノード領域側
の第１の部分１１１よりも、カソード領域側の第２の部
分１１２の方で不純物濃度を高くしている。このために
、後述の如く本実施例素子ではターンオン特性が改善さ
れるという効果がある。次に本実施例素子の動作につい
て説明する。

カソード電極に負、アノード電極に正の電圧（主電圧）
を印加し、ゲート電極を開放とした時には素子はオン状
態となり、ァノード・カソード電極間に主電流が流れる
。主電流は主電圧印加直後はアノード領域１２、ベース
層の第２の部分１１１、ベース層の第１の部分１１２、
カソード領域１３をチャンネルを経て流れる。このとき
カソード領域１３からは多量の電子がベース層に注入さ
れ、この電子は拡散およびドリフトにより周囲に広がる
。この結果、カソード・アノード電極間でｐ型ゲート領
域１４２をｐベースとするｎ＋ｎｐｎ‐ｐ十構造のサィ
リスタが瞬時にターンオンし「主電流通路となる。前述
のようにベース層の第１の部分１１１よりも第２の部分
１１２の方が不純物濃度が高い。

そのために両者とも第１の部分１１１と同じ不純物濃度
であるものと比べて、カソード領域からの電子の注入が
起き易いので、素子がターンオンし易く、かつターンオ
ン時のスイッチング損失が小さくなるという利点がある
。その理由としては、ベース層の第２の部分の不純物濃
度が高くなるに従い「ゲート領域１４２の不純物濃度が
カソード領域１３からの距離ｘの増大と共に増加する領
域で生じている、カソードからアノードへ向う電界が弱
くなって、カソード領域１３からゲート領域１４２への
キャリャの注入が起こり易くなるためと考えられる。オ
ン状態においてゲート電極にカソード電極に対して所定
の負電圧（ゲートバイアス電圧）を印加すると主電流は
以下述べるようにしてしや断される。

ゲートバイアス電圧印加と同時に、それまでアノード領
域からベース層に注入されカソード領域へ流れていたホ
ールはカソード領域のかわりにゲート領域に流入するよ
うになる。

その後、ゲートバイアス電圧により、ゲート領域とべ‐
ス領域との間のｐｎ接合部に空乏層が形成され、この空
乏層がチャンネルをピンチオフして主電流通路がしや断
される。このときに本発明においてはチャンネルをピン
チオフするのに要するゲートバイアス電圧は、上述した
ｐ十型派生領域４０あるいは５川こ起因するｎ＋ｐ＋ダ
イオードあるいはｎ＋ｐ＋ｐｐ＋ダイオードの逆耐圧よ
りも低いので、ゲート電極とカソード電極間の耐圧が破
られることはない。この後ベース領域に残留しているキ
ャリャが拡散によりゲート領域内に注入し再結合したり
、ベース領域内で再結合して消滅し、素子がオフ状態と
なる。本実施例素子では、アノード・カソード間の電圧
８００Ｖを９Ｖのゲート電圧で阻止状態に保ち得た。

また、主電流が２船流れているときに、１５Ｖのゲート
電圧でターンオフさせることができた。また〜本実施例
素子と「アノード・カソード電極間の逆耐圧の設計値が
１５０Ｖである従来例と比較して、従来例ではゲート・
カソード電極間の逆耐圧特性不良率が４０％であったの
に対し、本実施例ではこの種の不良が皆無であった。次
に本発明の更に好ましい実施例について説明する。

第１０図に示す実施例において、ゲート領域の第２の部
分１４２の厚さＷはターンオフ特性に深い関連がある。
すなわち、Ｗを大きくするほどチャンネルをピンチオフ
するのに要するゲートバイアス電圧が低くなる。発明者
の実験によれば、本発明の如くゲートバイアス電圧が特
に低い素子ではＷを３５山肌以上にするとターンオフ特
性が良好であることがわかった。例えば、チャンネル幅
が７仏の以下である本発明素子に対し、Ｗを３５仏の以
上にした時、ゲートターンオフに必要なゲートバイアス
電圧は１０Ｖ以下となった。従って本発明素子において
、Ｗ／Ｄの値が５を超えるようにすればゲートバイアス
電圧を低くする上で好ましい。以上、本発明の実施例に
ついて詳細に説明したが、本発明は上述の実施例に限定
されるものではない。

例えば各半導体領域の導電型を全て交換して得られるも
の、ゲート電極とカソード電極の配置を種々変更したも
の等も本発明の範囲に含まれる。また、実施例ではカソ
−ド領域直下にゲート領域の一部が存在するものについ
て説明したが、本発明はこのような構成のものに限定さ
れず、カソード領域をアノード領域側に投影した時、投
影部にゲート領域が含まれないものについても本発明に
含まれる。本発明によれば、ゲート・カソード電極間の
逆耐圧特性およびターンオフ特性が良好な電界効果型半
導体スイッチング素子を歩留りよく得ることができる。

【図面の簡単な説明】

第１図ないし第３図はそれぞれ従来例の一例の断面を示
す図「第４図および第５図は本発明の原理を説明するた
めの電界効果型半導体スイッチング素子の主要部断面図
、第６図は第４図に示す素子の製造工程の主要部を示す
図「第７図は第５図に示す素子の製造工程の主要部を示
す図、第８図は本発明の原理を説明するために、チャン
ネル幅Ｄとゲート電圧ＥＧとの関係を示す図、第９図は
第８図に示す関係を測定するのに用いられた回路図、第
１０図は本発明の一実施例を示す図、第１１図は第１０
図ａで示す素子のｘ方向の不純物濃度分布を示す図であ
る。 １…・・・半導体基体、２・・・・・・アノード電極、
３・・・…カソード電極、４……ゲート電極、５……Ｓ
０２膜「 １１・１１１・１１２…・・・ベース領域、
１２・・・・・・アノード領域、１３・…・・カソード
領域、１４・１４１１１４２・…・・ゲート領域。 髪′図第２図 第３図 第４図 弟Ｓ図 第６図 第７図 第８図 弟ヲ図 条 ／〇図 筆′′図

Claims (1)

1. 【特許請求の範囲】 １ 対向する一対の主表面を持つ半導体基体と、半導体
   基体の一方の主表面に露出する一方導電型の第１のエミ
   ツタ領域と、第１のエミツタ領域に隣接し、半導体基体
   の他方の主表面の一部に露出する他方導電型のベース領
   域と、ベース領域内に形成され半導体基体の他方の主表
   面の一部に露出する他方導電型の第２のエミツタ領域と
   、半導体基体の第１のエミツタ領域および第２のエミツ
   タ領域の露出部にそれぞれ形成された一対の主電極と、
   ベース領域内に形成され、一端が第２のエミツタ領域を
   ベース領域によって隔てられて略包囲する如く半導体基
   体の一方の主表面に露出し、他端が他方の主表面に向っ
   て伸びる第１の部分と、第１の部分の他端に連らなり一
   方の主表面と略平行をなす方向に広がり、隣接する部分
   と所定幅のチヤンネルを介して対向する第２の部分とか
   らなる一方導電極型のゲート領域と、ゲート領域の第１
   の部分露出部に形成され、第１のエミツタ領域上の電極
   との間に、ベース領域とゲート領域との間のｐｎ接合を
   逆バイアスしてチヤンネルを空乏層でピンチオフするゲ
   ートバイアス電圧を印加するためのゲート電極とを具備
   するものにおいて、上記チヤンネルの幅を、上記第１の
   エミツタ領域およびゲート領域相互が直接接触したとき
   に形成されるｐｎ接合の耐圧より小さいゲートバイアス
   電圧でピンチオフされるような大きさにしたことを特徴
   とする半導体スイツチング素子。 ２ 特許請求の範囲第１項において、主電流をしゃ断す
   るのに必要なゲートバイアス電圧の絶対値を４０Ｖ未満
   としたことを特徴とする半導体スイツチング素子。 ３ 特許請求の範囲第１項において、ベース領域の不純
   物濃度は第１のエミツタ領域側よりも第２のエミツタ領
   域側が高いことを特徴とする半導体スイツチング素子。 ４ 特許請求の範囲第１項ないし第３項のいずれかにお
   いて、ゲート領域相互の間隔を１０μｍ以下としたこと
   を特徴とする半導体スイツチング素子。