JPS609368B2 - electronic tuning receiver - Google Patents

electronic tuning receiver

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JPS609368B2
JPS609368B2 JP8155377A JP8155377A JPS609368B2 JP S609368 B2 JPS609368 B2 JP S609368B2 JP 8155377 A JP8155377 A JP 8155377A JP 8155377 A JP8155377 A JP 8155377A JP S609368 B2 JPS609368 B2 JP S609368B2
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JP
Japan
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down counter
pulse
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signal
turned
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JP8155377A
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三郎 高岡
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Pioneer Corp
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Pioneer Electronic Corp
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  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)

Description

【発明の詳細な説明】 この発明は電子同調受信装置に関し、特に電源オフ時に
おける記憶用電源の消費電力を少なくした電子同調受信
装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronically tuned receiver, and more particularly to an electronically tuned receiver that reduces the power consumption of a storage power supply when the power is turned off.

近年、電子技術の急速な発達に伴なつて、受信機も電子
同調方式によるものが種々開発されている。
In recent years, with the rapid development of electronic technology, various types of receivers using electronic tuning methods have been developed.

この電子同調は、同調部に設けられた可変容量ダイオー
ドを電圧制御することによって、受信周波数を制御する
ものである。この場合、同調電圧の制御には種々方式の
ものが提案されているが、安定度の点からデジタル値で
指示し、このデジタル値をD−A変換して同調制御電圧
として用いるものが提案されている。そして、このD‐
A変換器としては、種々構成のものが考えられるている
が、集積化における端子数の問題等から、パルスシンセ
サイザと0ーパスフイルタを用いてD一A変換器を構成
している。このパルスシンセサィザは、パルス発振器の
出力を複数段の分周器を用いて分競し、この各段の分周
出力をパラレルなデジタル信号に対応して選択合成する
ことにより、このデジタル信号に対応したシリアルなパ
ルス列信号に変換し、このパルス列信号をローパスフィ
ルタに通すことによって直流電圧に変換するものである
。そして、これらの回路を含む選局電圧発生部分は集積
化されており、この選局電圧発生部にはプリセットが含
まれている。この場合、ブリセット回路が含まれた選局
電圧発生部は、電源スイッチのオフ時においても記憶内
容を保持しておく必要があり、これに伴なつて電源スイ
ッチのオフ時においても補助電源等を用いて電源を供給
し続けている。しかし上述した選局電圧発生部には、ブ
リセット値を記憶するメモリ以外にも電力消費をする部
分があり、特にパルスシンセサィザにパルスを供給する
パルス発振器は比較的多くの電力を消費してしまう。
This electronic tuning controls the reception frequency by controlling the voltage of a variable capacitance diode provided in the tuning section. In this case, various methods have been proposed for controlling the tuning voltage, but from the point of view of stability, one has been proposed in which the instructions are given as a digital value, and this digital value is D-A converted and used as the tuning control voltage. ing. And this D-
Various configurations have been considered for the A converter, but due to problems such as the number of terminals in integration, the D-to-A converter is configured using a pulse synthesizer and a 0-pass filter. This pulse synthesizer divides the output of a pulse oscillator using multiple stages of frequency dividers, and selectively combines the frequency-divided outputs of each stage in accordance with parallel digital signals. The pulse train signal is converted into a serial pulse train signal corresponding to the voltage, and this pulse train signal is passed through a low-pass filter to be converted into a DC voltage. The tuning voltage generation section including these circuits is integrated, and the tuning voltage generation section includes a preset. In this case, the channel selection voltage generation section that includes the brisset circuit must retain its memory contents even when the power switch is turned off. continues to supply power using the However, in the above-mentioned tuning voltage generation section, there are parts that consume power in addition to the memory that stores the reset value, and in particular, the pulse oscillator that supplies pulses to the pulse synthesizer consumes a relatively large amount of power. I end up.

従って、電源スイッチのオフ時における電力消費が多く
なり補助電源等を用いて電源スイッチオフ時における記
憶保持を行なわせる場合には、長時間のプリセット保持
が行なえなくなつてしまう。また、選局電圧発生部はプ
リセット値の保持を行なう関係から常時小電力が供給さ
れており、電源スイッチのオフ時に何かの原因によって
パルス信号が供給されると誤動作したり、あるいは受信
中であった選択周波数が移動する等の欠点を有している
。従って、この発明による目的は、電源スイッチのオフ
時における記憶保持電力の減少および電源スイッチのオ
フ時における誤動作を防止した電子同調受信機を提供す
ることである。
Therefore, power consumption increases when the power switch is turned off, and if an auxiliary power source or the like is used to retain memory when the power switch is turned off, it becomes impossible to hold presets for a long time. In addition, the channel selection voltage generator is constantly supplied with a small amount of power to maintain the preset value, so if a pulse signal is supplied for some reason when the power switch is turned off, it may malfunction, or it may malfunction during reception. It has drawbacks such as the previously selected frequency being moved. SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an electronically tuned receiver that reduces memory retention power when the power switch is turned off and prevents malfunctions when the power switch is turned off.

以下、図面を用いてこの発明による電子同調受信機を詳
細に説明する。図はこの発明による電子同調受信機の−
実施例を示す要部回路図であって、特に電子同調電圧発
生部を示す。
Hereinafter, the electronic tuning receiver according to the present invention will be explained in detail using the drawings. The figure shows an electronically tuned receiver according to the present invention.
FIG. 2 is a circuit diagram of a main part showing an embodiment, particularly showing an electronic tuning voltage generating section.

同図において、1はマニュアル操作によってアップ・ダ
ウンパルスUノDとクロツクパルスKCを発生するパル
ス発生器、2はパルス発生器1のアップパルスUあるい
はダウンパルスDをカウント入力とする2進のアップ・
ダウンカゥン夕2は“L”入力信号供給時のみカウント
動作を行なうカウント制御端子2aを有する。3は発振
制御端子3aに“L”入力が供給された場合のみ発振を
行なうパルス発振器、4はパルス発振器3の発振信号を
分周した各段の出力信号をアップ・ダウンカウンタ2の
出力信号によって選択して合成することによりアップ・
ダウンカウンタ2の出力に対応したパルス数のシリアル
パルス列を得るパルスシンセサィザ、5はローパスフィ
ルタであって、前記パルス発振器3、パルスシンセサィ
ザ4とによってD/A変換部を構成している。
In the figure, 1 is a pulse generator that generates up/down pulses U and D and clock pulses KC by manual operation, and 2 is a binary up/down pulse generator whose count input is the up pulse U or down pulse D of pulse generator 1.
The down counter 2 has a count control terminal 2a that performs a counting operation only when an "L" input signal is supplied. 3 is a pulse oscillator that oscillates only when an "L" input is supplied to the oscillation control terminal 3a; 4 is a pulse oscillator that divides the oscillation signal of the pulse oscillator 3 and outputs the output signal of each stage according to the output signal of the up/down counter 2; Up/up by selecting and compositing
A pulse synthesizer which obtains a serial pulse train with a number of pulses corresponding to the output of the down counter 2, 5 is a low pass filter, and the pulse oscillator 3 and pulse synthesizer 4 constitute a D/A converter. .

6はローパスフィルタ5の直流出力を図示しない同調回
路に切替えて供給することによりバンドを選択するバン
ドセレクトスイッチであって、固定接点a〜cはそれぞ
れA〜Cバンドを担当している。7a〜7eはノンロツ
クタイプのスイッチによって構成されたチャンネルセレ
クトスイッチ、8はA〜Cバンドを担当する固定接点a
〜を有するバンドセレクトスイッチであり、このバンド
セレクトスイッチ8と前記バンドセレクトスイッチ6は
連動している。
Reference numeral 6 denotes a band select switch that selects a band by switching and supplying the direct current output of the low-pass filter 5 to a tuning circuit (not shown), and fixed contacts a to c are in charge of bands A to C, respectively. 7a to 7e are channel select switches composed of non-lock type switches, and 8 is a fixed contact a in charge of bands A to C.
This band select switch 8 and the band select switch 6 are interlocked with each other.

9はチャンネルセレクトスイッチ7a〜7eおよびバン
ドセレクトスイッチ8の出力によって指定された番地に
アップ・ダウンカウンタ2の出力を記憶したりあるいは
指定された番地に記憶されている内容を読み出してアッ
プ・ダウンカウンタ2に供給するりード・ライトメモリ
であって、このリード・ライトメモリ9は入力信号のラ
ッチ機能を有している。
Reference numeral 9 stores the output of the up/down counter 2 at the address specified by the outputs of the channel select switches 7a to 7e and the band select switch 8, or reads out the contents stored at the specified address and stores the output of the up/down counter 2. This read/write memory 9 supplies input signals to the input signal 2 and has a latch function for input signals.

1川まチャンネルセレクトスイッチ7a〜7eの出力お
よびバンドセレクトスイッチ8の出力を入力とし、プリ
セットスイッチ11がオフの場合には、チャンネルセレ
クトスイッチ7a〜7eの出力発生時にアップ・ダウン
カウンタ2にロード信号Lを供給し、またオンの場合に
はリード・ライトメモリ9にライト信号Wを供給する制
御回路、12はアップダウンカウンタ2の上位5ビット
信号を入力として発光ダイオードをデジタル表示する周
波数表示器、13はィネーブル端子であって、図示しな
い電源スイッチのオン時にH信号が供給される。
The outputs of the channel select switches 7a to 7e and the band select switch 8 are input, and when the preset switch 11 is off, a load signal is sent to the up/down counter 2 when the output of the channel select switches 7a to 7e occurs. A control circuit that supplies L and also supplies a write signal W to the read/write memory 9 when it is on; 12 is a frequency display that digitally displays the light emitting diode by inputting the upper 5-bit signal of the up/down counter 2; Reference numeral 13 denotes an enable terminal, to which an H signal is supplied when a power switch (not shown) is turned on.

14はィネーブル端子13に供給されるィネーフル信号
を反転するィンバ−夕であって、このィンバータ14の
出力信号はアップ・ダウンカウンタ2のカウント制御端
子2aとパルス発振器3の発振制御端子3aに供給され
ている。
Reference numeral 14 denotes an inverter that inverts the efficient signal supplied to the enable terminal 13, and the output signal of this inverter 14 is supplied to the count control terminal 2a of the up/down counter 2 and the oscillation control terminal 3a of the pulse oscillator 3. ing.

このように構成された回路において、図示しない電源ス
イッチがオフの場合にはィネーブル端子13に“L”信
号が供給される。
In the circuit configured as described above, an "L" signal is supplied to the enable terminal 13 when the power switch (not shown) is off.

この“L”はインバーター4において“H”信号に反転
され、この反転された“H”信号はアップ・ダウンカウ
ンタ2のカウント制御端子2aおよびパルス発振器3の
発振制御端子3aに供給される。従って、アップ・ダウ
ンカウンタ2はカウント動作を停止して電源スイッチの
オフ時における誤動作を防止し、またパルス発振器3は
発振動作を停止し、少くとも1′−ド・ライトメモリ9
に補助電源(図示せず)を供給して電源スイッチのオフ
時における電力消費を少なくする。従って、電源オフ時
における電力供給が容易になる。次に、電源スイッチを
オンすると、イネーブル端子13は“H”信号が供給さ
れ、この“H”信号はインバータ14において“L”信
号に反転されてアップ・ダウンカゥンタ2のカウント制
御端子2aに供給されてカウント動作を行なうとともに
、パルス発振器の発振制御端子3aに供給されて発振動
作を開始する。この状態において、パルス発生器1を操
作して例えばアップパルスUを発生させると、このアッ
プパルスUはアップ・ダウンカウンタ2に供給されてア
ップ・ダウンカウンタ2がパルス発生器1から出力され
るクロツクパルスKCを順次カウントアツプする。この
アップ・ダウンカウンタ2のパラレルカウント出力は、
パルスシンセサイザ4に供給され、ここにおいてアップ
・ダウンカウンタ2の出力に対応して発振信号を分筒し
た各段の信号が選択合成されて対応するパルス数のシリ
アルパルス列に変換される。そして、このパルスシンセ
サイザ4の出力信号は、ローパスフイルタ5において高
周波成分が除去されてアップ・ダウンカゥンタ2の出力
に対応した直流電圧信号となる。この直流電圧信号は、
バンドセレクトスイッチ6において選択された図示しな
い同調回路の可変容量ダイオードに印加されて対応する
周波数の同調が行われる。また、前記アップ・ダウンカ
ウンタ2の上位ビット信号は周波数表示器12に供給さ
れており、ここにおいて、受信中の周波数がデジタル表
示される。以上の説明がマニュアル操作時における動作
説明である。次にプリセット選局について説明する。
This "L" signal is inverted to an "H" signal by the inverter 4, and this inverted "H" signal is supplied to the count control terminal 2a of the up/down counter 2 and the oscillation control terminal 3a of the pulse oscillator 3. Therefore, the up/down counter 2 stops its counting operation to prevent malfunctions when the power switch is turned off, and the pulse oscillator 3 stops its oscillation operation, and at least the 1'-write memory 9
An auxiliary power source (not shown) is supplied to the device to reduce power consumption when the power switch is turned off. Therefore, power supply when the power is turned off becomes easy. Next, when the power switch is turned on, an "H" signal is supplied to the enable terminal 13, and this "H" signal is inverted to an "L" signal by the inverter 14 and supplied to the count control terminal 2a of the up/down counter 2. At the same time, it is supplied to the oscillation control terminal 3a of the pulse oscillator to start the oscillation operation. In this state, when the pulse generator 1 is operated to generate, for example, an up pulse U, this up pulse U is supplied to the up/down counter 2, and the up/down counter 2 receives the clock pulse output from the pulse generator 1. KC is counted up sequentially. The parallel count output of this up/down counter 2 is
The pulse synthesizer 4 is supplied to a pulse synthesizer 4, where the signals of each stage obtained by dividing the oscillation signal corresponding to the output of the up/down counter 2 are selectively combined and converted into a serial pulse train of the corresponding number of pulses. The output signal of the pulse synthesizer 4 has high frequency components removed by a low-pass filter 5, and becomes a DC voltage signal corresponding to the output of the up/down counter 2. This DC voltage signal is
The signal is applied to a variable capacitance diode of a tuning circuit (not shown) selected by the band select switch 6, and the corresponding frequency is tuned. Further, the upper bit signal of the up/down counter 2 is supplied to a frequency display 12, where the frequency being received is digitally displayed. The above explanation is an explanation of the operation during manual operation. Next, preset channel selection will be explained.

上述した方法によって所望の局を選局した状態において
「まずプリセツトスィツチ11をオンにし、次にプリセ
ットしたいチャンネルに対応したチャンネルセレクトス
イッチ7a〜7eのいずれかをオンすると、制御回路1
0からリード・ライトメモリ9にライト信号Wが供給さ
れ、リード・ライトメモリ9のバンドセレクトスイッチ
8およびオンされたチャンネルセレクトスイッチ7a〜
7eによって指定された番地にアップ・ダウンカウンタ
2のカウント出力、つまり受信中の同調周波数の基とな
っているデジタル信号を記憶させることができる。この
ようにして、他のチャンネルにも所望周波数のプリセッ
トを行なう。次にプリセット選局を行なう場合には、希
望する局に対応したデジタル信号が記憶されている番地
をバンドセレク.トスイツチ8とチャンネルセレクトス
イッチ7a〜7eとによって選択する。
With the desired station selected by the method described above, first turn on the preset switch 11, then turn on any of the channel select switches 7a to 7e corresponding to the channel you want to preset, and the control circuit 1
A write signal W is supplied from 0 to the read/write memory 9, and the band select switch 8 of the read/write memory 9 and the channel select switches 7a to 7a which are turned on are
The count output of the up/down counter 2, that is, the digital signal that is the basis of the tuned frequency being received, can be stored at the address specified by 7e. In this way, desired frequencies are preset for other channels as well. Next, when performing preset tuning, select the band select address where the digital signal corresponding to the desired station is stored. The selection is made using the toggle switch 8 and channel select switches 7a to 7e.

このような操作を行なうと、プリセットスイッチ11は
オフであるために制御回路10はアップ・ダウンカウン
タ2にロード信号Lを供給する。この結果バンドセレク
トスイッチ8とチャンネルセレクトスイッチ7a〜7e
の出力をアドレスとして読み出したりード・ライトメモ
リ9の読み出し信号は、アップダウンカウンタ2にパラ
レルに読み込まれ、その出力がデジタルシンセサィザ4
に供、給されてマニュアル操作の場合と同様な選局動作
が行なわれる。このようにこの発明においては、パルス
発振器3、シンセサイザ4およびリード・ライトメモリ
9などが単一の集積化されたICで構成されている場合
、その集積回路の各部分には共通の電源で結線すること
ができ、集積回路に対する共通の電源端子から電源スイ
ッチのオン時の主電源および電源スイッチのオフ時の補
助電源を供給することが可能であり、また比較的消費電
力の多い同調電圧発生部のアップ・ダウンカウンタ2お
よびパルス発振器3の動作を電源スイッチのオフ時に発
生されるィネーブル信号によって停止させているため、
補助電源の電力消費がきわめて少なくなると共に、電源
スイッチのオフ時におけるアップ・ダウンカウンタ2の
誤動作が防止される。
When such an operation is performed, the control circuit 10 supplies the load signal L to the up/down counter 2 since the preset switch 11 is off. As a result, band select switch 8 and channel select switches 7a to 7e
The readout signal of the read/write memory 9 is read in parallel to the up/down counter 2, and its output is sent to the digital synthesizer 4.
The channel selection operation is performed in the same way as in the case of manual operation. In this way, in the present invention, when the pulse oscillator 3, synthesizer 4, read/write memory 9, etc. are composed of a single integrated IC, each part of the integrated circuit is connected to a common power supply. It is possible to supply a main power supply when the power switch is on and an auxiliary power supply when the power switch is off from a common power supply terminal for the integrated circuit, and it is also possible to supply a tuning voltage generator with relatively high power consumption. The operation of the up/down counter 2 and pulse oscillator 3 is stopped by the enable signal generated when the power switch is turned off.
The power consumption of the auxiliary power source is extremely reduced, and malfunction of the up/down counter 2 when the power switch is turned off is prevented.

以上説明したように、この発明による電子同調受信装置
は、電源スイッチのオフ時に発生されるィネーブル信号
によって同調電圧発生部のアップ・ダウンカウンタおよ
びパルス発振器の動作を停止させたものであるために、
電源スイッチのオフ時におけるメモリ保持用の電力消費
が極めて少なくなるとともに、電源スイッチのオフ時に
おけるアップ・ダウンカウン夕の誤動作が防止される等
の種々優れた効果を有する。
As explained above, in the electronic tuning receiver according to the present invention, the operation of the up/down counter and the pulse oscillator of the tuning voltage generating section is stopped by the enable signal generated when the power switch is turned off.
This has various excellent effects, such as extremely reducing power consumption for memory retention when the power switch is off, and preventing malfunction of the up/down counter when the power switch is off.

【図面の簡単な説明】[Brief explanation of the drawing]

図はこの発明による電子同調受信機の一実施例を示す要
部回路図である。 1・・・・・・パルス発生器、2・・・・・・アップダ
ウンカウンタ、3…・・・パルス発振器、4・・・・・
・パルスシンセサイザ、5……ローパスフイルタ、6,
8……バンドセレクトスイッチ、7a〜7e……チヤン
ネルセレクトスイツチ、9……リード・ライトメモリ、
10・…・・制御回路、11・・・・・・プリセットス
ィツチ、12・・・・・・周波数表示器、13・・・・
・・ィネーフル端子、14…・・・インバー夕。
The figure is a circuit diagram of a main part showing an embodiment of an electronically tuned receiver according to the present invention. 1...Pulse generator, 2...Up/down counter, 3...Pulse oscillator, 4...
・Pulse synthesizer, 5...Low pass filter, 6,
8... Band select switch, 7a to 7e... Channel select switch, 9... Read/write memory,
10... Control circuit, 11... Preset switch, 12... Frequency display, 13...
...Effective terminal, 14...Inverter terminal.

Claims (1)

【特許請求の範囲】[Claims] 1 マニユアル操作によってアツプパルスおよびダウン
パルスを発生するパルス発生器と、パルス発生器の出力
をカウントするアツプ・ダウンカウンタと、パルス発振
器の出力をアツプ・ダウンカウンタの出力に対応して各
段の出力を選択矩形波合成した出力をローパスフイルタ
に通すことによりD−A変換して同調用の可変容量ダイ
オードに供給するD−A変換部と、アツプ・ダウンカウ
ンタの出力を記憶し、および記憶された情報をアツプ・
ダウンカウンタに供給するリード・ライトメモリとを備
えた電子同調受信機において、電源スイツチのオフ時に
発生されるイネーブル信号によって前記アツプ・ダウン
カウンタおよびパルス発振器を不動作にすると共に、少
なくとも上記リード・ライトメモリに補助電源を供給し
たことを特徴とする電子同調受信機。
1. A pulse generator that generates up and down pulses by manual operation, an up/down counter that counts the output of the pulse generator, and an output of each stage that corresponds to the output of the up/down counter. A D-A converter converts the selected rectangular wave synthesized output through a low-pass filter and supplies it to a tuning variable capacitance diode, stores the outputs of the up/down counter, and stores the stored information. Up・
In an electronic tuning receiver equipped with a read/write memory that supplies a down counter, an enable signal generated when the power switch is turned off disables the up/down counter and the pulse oscillator, and at least disables the read/write memory. An electronic tuning receiver characterized by supplying auxiliary power to memory.
JP8155377A 1977-08-01 1977-08-01 electronic tuning receiver Expired JPS609368B2 (en)

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JPS5426602A JPS5426602A (en) 1979-02-28
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