JPS609278A - 周波数合成方法及び周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力パルス列の周波数よシ小さい周波数を合
成する方法及び周波数シンセサイザに関する。具体的に
は本発明は、数学的計算に基いて出力パルスを発生し、
しかもその出力パルスがパルス毎のベースで入力パルス
列に同期されている周波数シンセサイザに関する。

画像処理の応用例では、リアルタイムベースで、走査さ
れた画像のサイズを変更することが望ましい場合が多い
。一般には、かような処理は、画像拡大と呼ばれる。し
かしここで説明する実際の理論・やハードウェアは、オ
リジナルコピーのナイスで１×から１×のある部分への
変更を可能とするように機能する。かようにして、画像
のナイスを変更するという思想は、縮小の実論につらな
る。画像のサイズを１Ｘよシ大きい値に調整する問題は
２×又はこれよシ大きく拡大する付加的な予備処理ステ
ップを採用し、次いで、所望の出力サイズを得るために
、この中間的な結果を縮小することによシ、実現される
。

縮小の思想は、与えられた入力周波数からあらかじめ還
択可能な出力周波数を導出することに関連する。基本的
な縮小は、プログラマブルデバイダとして動作するフィ
ードバックカウンタを含む標準型位相ロックループ（Ｐ
Ｌり設計を採用することによシ、実現される。市販され
ているラジオ機器は、異なる送信及び／又は受信周波数
を導出するために、この技術を採用している。

しかし問題は、カランタフィ−ドパツクによるＮ分周を
ともなうＰＬＬシステムでは、ごく限られた（相対的に
みて）数の出力周波数のみが実現可能であるに過ぎない
、という点にある。

ＰＬＬ技術では、フィードバックカウンタがいずれかの
整数値である必要がある。この整数匝は、設定されたチ
ャネル間隔の関数として、あらたな出力周波数を形成す
る。

ある種の画像処理応用例では、極めて小さい、場合によ
っては非整数値の、チャネルステップサイズを、リアル
タイム画像情報を処理し０．１−の増分でこのコピーを
低減するために、採用する必要がある。このような応用
例では、従来のＰＬＬは使用できない。更に、ＰＬＬか
ら得ることができる出力周波数の個数には制限があ）、
その上、ＰＬＬシステムがロックを探索する際に生ずる
出力パルスの不正確さは、上記のような応用例では、許
容されない。

従って、本発明の一般的な目的は、改善された周波数合
成方法及びＪ１１波数７／セナイザを提供することであ
る。

とりわけ、本発明の目的は、パルス毎のベースで入力パ
ルス列に同期し数学的計算に基く出力パルスを発生する
周波数シンセナイザを提供することにある。

本発明の周波数シンセナイザでは、人力パルス列の周波
数の還択された部分パーセントである周波数をもった出
力パルス列が発生される。

本発明によれば更に、通’）ｊｇの人手し易い電子部品
によシ周波数シンセザイザｆ、栴成できる。

上記目的は本発明によれば次のようにして達成される。

即ち入力パルス列の周波数の低域ノく一セントを逆走す
るステップと、該低減パーセントの逆数値を定めるステ
ップと、出力パルス列を発生するステップと、該出力パ
ルス列のパルス間隔を変化させて、低減パーセントの逆
数値をすべての加算値の累算値に加算する除、入力パル
ス列のパルスに対する出力パルス列のパルスの間隔が、
反覆された加算の加算値の小数値部分に等しくなるよう
にするステップとを設ける。

更に本発明の方法によれば、〔パルスドロップ〕＝〔加
算後の整数〕−〔加算前の整数〕−１の式に従って、入
力パルス列からパルスをドロップさせるステップを設け
る。

不発明によれば更に、中間パルス列を形成するために、
所定の割合で入力パルス列からパルスをドロップするス
テップと、所望の周波数の出力パルス列を発生するため
に、次の入力パルスとの関係で、対応する人力パルスか
ら所定のパーセントだけ個々の中間パルスを滑べらせる
ステップとを有する。

本発明の方法を実施する装置として、入力パルス列の周
波数の所定の低減パーセントである周波数をもった出力
パルス列を発生するための、入力パルス列に応動する装
置と、出力パルス列のパルス間隔を変化させて、低減パ
ーセントの逆数値をすべての加算値の積算値に加算する
際、入力パルス列のパルスに対する出力パルスの間隔が
、反覆される加算の加算値の小数１直に等しいようにす
る装置とを設けた。

本発明の装置として、更に〔パルスドロップ〕＝Ｃ加拉
後の整数）−Ｃ加算前の整数〕−１の式に従って、入力
パルス列からパルスをドロップさせる装置を設けること
が提案される。

本発明の装置として、更に゛また、中間パルス列を発生
するために、所定の割合で入力パルス列からパルスをド
ロップさせるための、入力パルス列に応動する装置と、
所望の周波数の出力パルス列を発生するために、次の人
力パルスに関して、対応する人力パルスから所定のパー
セントだけ個々の中間パルスをスリップさせる装置とを
設けることが提案される。

本発明の目的及び栴成は、図説の目的で選択され図示さ
れている本発明の有利な実施例に関する詳細な説明から
、理解されるところである。

次に本発明を実施例について、図面によシ詳細に説明す
る。

周波′０．７ンセサイザ技術の開発に当たシ採用した数
学的な思考に関しては、単に、出力パルスの制逆が入力
パルスの個数の何パーセントかでなければならない、と
いうことを指摘すれば足シる。望ましい動作範囲（但し
これに限定される訳ではない）は２０〜１００チの範囲
内であった。これは、ハードウェアを受信される人力パ
ルスの個数に対する出力状態に等しいか又はそれよシ少
なくなるように制限する趣旨である。

しかしながら、あらかじめ選定された割合でパルスを取
シ除く（ドロップ）方法では、問題の完全な解決になら
ない。連続的に一様な出力となるように、残余のパルス
を配置する必要がある。それ故、個々の出力パルスを、
次の入力パルスに関して、対応する人力パルスからある
パーセントだけ「七′滑らせる」（スリップ）必要があ
る。

この数学的モデルの展開は、例を挙げて説明するとわか
シ易い。そこで次の課題につき検討してみる；入力パル
ス列の８０チに該る出力波形を形成せよ。ここで望寸し
い範囲０．２　＜　ｆｏｎｔ≦１．０の範囲内であれば
、任意の低域パーセントを辷択できることに注意された
い。しかし、以下に掲示する値に選定すれば、説明のた
めに必要となる数学的処理が筒部となる。

そこで例として ｆｏｎｔ　＝　０．８ｆｉｎ　又は　ｆｉｎ＝１．２５
　ｆｏｎｔを考える。

この例では、１．２５（１４の入力パルスごとに１個の
パルスが出力として生ずべきことになる。

入力パルスに対して出力パルスの間隔は、パーセント出
力の逆数値をすべての加算値の累算値に加算する際、反
覆される加算の加算値の小数値部分に等しくなる。

８０チの例では、 １．２５ ＋１．２５　の開始値に加算する比の逆数２．５０ ＋１．２５　加算値１ ３．７５ ＋１．２５　加３：Ｗ値２ ５°００　加算値３ ＋１．２５ ６．２５　加算値４ 以下回株 以上の例では、パルスの間Ｒｕ　ｏ、ｓ　ｏ　、　０．
７　ｓ。

０．００　、０．２５となる。しかし、カロ算１直２か
ら加算値３まで整数値の大きさが、１よシ大きい値だけ
増大していることに注意を要する。かような状態が生ず
る際は、入力パルスを取シ除がなければならない。その
正確な数は、次式の評価によって計算することができる
。

〔パルス除去（ドロップ）〕＝〔加算後の整数〕−〔加
算前の整数〕−１ パルス除去清報をパルス間隔に加えると、出力波形発生
のために必要となるデータが完成する。

本例の出力波形は、以下の表の使用によって明らかとな
る。

１　人力パルス１から入力パルス２ま での周Ｍで７４５０９６だけスリップ する。

２　人力パルス２から入力パルス３ま での周期では７５裂だけスリップ する。

６　このパルスを除去する。

４　０．００　％・・・などｌｅけスリップする。

５　２５％・・・などだけスリップする。

しかし、この段階までの数学的処理の展間では、パルス
周期が１単位時間であると仮定した。

パーセントスリップの数学的計算に物理的意義を付与す
るためには、計算された加算値の小数値部分に、いかな
る技術単位が適当であるかノ （ミリ秒、マイクロ秒、ナＶ秒等）に関係なく、２つの
入力パルス間の実際の周期を乗算しなければならない。

この乗算による積は、個々の出力パルスが、均一の間隔
をもった出力波形を発生するために、個々の入力パルス
から遅延していなければなら旦 ない時間のＩ吻理的値を、あられす。−威この値が定ま
れば、問題の数学的部分は完了することになる。

さて、次に図面に戻って説明すると、図にはブロックダ
イヤグラムで、本発明により　’Ｊ成されている周波数
７７セサイザが、１０で図示されている。周波数シンセ
サイザ１０の回路は５つの主たるブロックに分割するこ
とができる。

第１のブロックはパルススリップロジック１２を有する
加算器であシ、第２のブロックは周波数シンセサイザ制
御ロジック１４であシ、第６のブロックは周期平均化回
路１６であシ、第４のブロックは乗算器１８であシ、第
５のブロックはプログラマブル遅延回路２０である。

周波数シンセサイザのブロック１２．１４は、周波数合
成プロセスに対して高レベル制御を与えるために使用さ
れる機能要紫である。２４ビツト加算＋５２２はブロッ
ク１２に図示されているが、スリップパーセント値の計
算７行なうための反覆算術加算（ｉｌ−実行する。小数
点部分の右側にある７ビツトだけが、ブロック１８の乗
算回路網に送られる。この計算のための語長が、直接に
結果の１′Ｗ度を左右することになる。

加算器２２０４つのＭＳＢは、ドロップパ／Ｉ／、Ｘロ
ジック２４に、潜在的な絵画累ドロップ情報を提供する
。ドロップパルスロジック２４は、２４ビツト加算器が
次のスリップパーセン）　値を計算する速度を制御する
。先行の加算の結果によシ、１つ又は核故のクロックを
取シ除く必要があるときは、パルスブロックロジックは
、加算器縦続接続体？ｆ：＋１８：度エネーブルする前
に、適正な遅延を与える。

以下に、２４ビツト加ｔＬ器のビット毎の表示を示す。

ｘｘ、ｘｘ　ｘｘ　ｘｘ　ｘｘ　ｘｘ　ｘｘ　ｘｘ　ｘ
ｘ　ｘｘ　ｘｘブロック１４は、周波数シンセサイザ全
体のための制御ロジックである。最も重要な制御機能は
、周波数シンセサイザの演算部分に、規則的なスタート
クロック列及びストップクロック列を与えることである
。

ブロック１６は、周波数シンセサイザの周期平均化回路
である。周波数シンセサイザのこのブロックは、所定の
個数例えば１２８個の入力クロックにわたって値を平均
化することによシ、入力パルス間の周期を測定する。こ
の回路の動作原理は基本的には周波数カウンタの動作原
理と同じである。結果として生ずる値は、周波数よシむ
しろ時ｍ１の単位数に等しい。

ホストシステム（図示されていない）からの入力パルス
列は、１３　ＭＨｚ　〜２０　Ｍｎ２　’＝ｉ；で周波
数−変調されている。それ故、適正な乗算器ユニットを
提供するために、パルス間の周期の値を常時最新のもの
とするための測定技術が採用されている。平均周期値を
与えるために使用されるパルスの個数は、総合的なシス
テム精度と測定標準の周波数の関数である。

入力パルス列は周波数変調する必要がなく、概念的には
周期平均化回路１６は、クロックパルスの所定の個数に
わたる入力パルス列の不知の周波数の平均周期値である
出力を発生する。

ラッチの後、乗算器ブロック１８の出力は、２つのプロ
グラマブル遅延線２６に送られる。

プログラマブル遅延線２６はそれぞれ、一連の固定的な
遅延ロジックモジュールを有シている。

個々の固定的な遅延モジュールは２つの動作状態のうち
１つをとる；即ち遅延かバイパスかである。

もっばら説明のためだけであるが、入力波形の周波数が
８　ＭＨｚから２０　ＭＨｚに変化する可能性があると
すると、アナログ遅延モジュールはａ、８０＋１秒 す、４ｏ＋１秒 ｃ、２０＋１秒 ｄ、１０　＋、ｉ秒 ｅ、５＋１秒 ｆ、２５＋１秒 に選定される。

個々の遅延モジュールは乗算積からの１ピツトで個別的
に制御されるので、出カッくルスは、入力パルスから離
散的な値（２，５ｎｓのステップ均分で調節可能）だけ
遅延される。

例えば、パルスを９７．５　ｎｓだけ遅延させるために
は、個別的なモジュール遅延は以下のように設定する； 遅延ＯＮ　遅延０ＦＦ ａ、８０ ｂ、４０ ０．２０ ｄ、１０ ８、　５ ｆ、　２．５ ９　７−５　ｎｓ 所期の使途を満足させるための最長の遅延を選択する場
合、との選択は、最低入力周波数の関数である。すべて
の遅延モジュールの総計は、処理される最大周期に等し
いか、又はこれを若干越える。

ステップの大きさの選択は、望ましいパーセントスリッ
プの配置精度と実現可能な最小ステップの大きさとのか
ね合いから、央現住の観点に立って行なわれる。

概念的には、単に１つの乗詩−器と１つのプログラマブ
ル遅延線路が、入力パルスを滑らせるのに、必要となる
だけである。しかし上述の機能及び例を実現するために
、動作のＡ　／　Ｂチャネルモードが図示されている。

１つのパルスは１つのプログラマブル遅延線路を介して
導かれるので、他の遅延線路は次のパルスのためにプロ
グラムされている。この場合、２つの遅延線路の出力は
論理的にはＯＲ結合され、望ましい出力波形が得られる
。

双対の乗算器装置（各々は個々の遅延線路を駆動する）
は、７ビツト乗算を美行する際の所要時間に基いて使用
したものである。２０ＭＨｚの駄犬入力動作周波数では
、乗算器を双対で使用する必要があるからである。

上述の周波数シンセサイザは極めて大域のシステムの機
能ブロックになっているので、適正な動作のための必要
なセットアツプ・パラメータは、コンピュータインタ７
エイス２８を通して得られる。ホストグロセツナ（図示
されていない）によシ提供されるレジスタは、 ａ、拡大値−３バイト ｂ、初期パルス遅延−６バイト Ｃ，パルス除去（ドロップ）−１バイトｄ、制御レジス
ター１バイト 以上、本発明の有利な実施例について詳細に説明したの
で、本発す」のＩ厄囲から逸脱することなく、本発明の
範囲内で多数の変形が可能であることが、当業者に明ら
かになったものと思う。

【図面の簡単な説明】

図なま本発明の実施例の周波数シンセサイザのブロック
ダイヤグラムである。 １２・・・パルススリップロジック １４・・・周波数シンセサイザ制御ロジック１６・・・
周期平均化回路 １８・・・乗算器ブロック ２０・・・プログラマブル遅延回路 ２２・・・２４ビツト加算器 ２４・・・ドロップパルスロジック ２６・・・プログラマブル遅延線路 ２８・・・コンピュータインタ７エイス手続補正書（方
式） 昭和９８年／ρ　月２７日 特許庁長官　若杉和夫　殿 １、事件の表示 昭和夕・９年特許願第　７０ｚ８ダ乙号２、　発明の名
称 ＋１　＞１”４　者ｘ、ａ”Ａ　７ｉ　；　壬−ｆＪ−
ＺＡ”ｌ唾口５１’１２　＆　７＞Ｃ”Ｍイ゛３、補正
をする者 事件との関係　出願人 ４、代理人 昭和夕８年　９月７　日 ６、　補正の対象 願書の発明者及び出願人の欄　委任状　貝　。 別紙の通り　２２１．。ヵ

Claims (1)

1. 【特許請求の範囲】 （１）入力パルス列の周波数の低域パーセントを選定す
   るステップと、該低減パーセントの逆数値を定めるステ
   ップと、出力パルス列を発生するステップと、該出力パ
   ルス列のパルス間隔を変化させて、低減パーセントの逆
   数値をすべての加算値の累算値に加算する際、人力パル
   ス列のパルスに対する出力パルス列のパルスの間隔が、
   反覆された加算の加算値の小数値部分に等しくなるよう
   にするステップとを有することを特徴とする、入力パル
   ス列の周波数よシ小さい周波数を合成する方法。 （２、特許請求の範囲第１項記載の方法において、〔パ
   ルスドロップ〕＝〔加算後の整数〕−〔加算前の整数〕
   −１の式に従って、入力パルス列からパルスをドロップ
   させるステップを有する、入力パルス列の周波数よシ小
   さい周波数を合成する方法。 （５）中間パルス列を形成するために、所定の割合で人
   力パルス列からパルスをドロップするステップと、所望
   の周波数の出カッくルス列を発生するために、次の入カ
   ッくルスとの関係で、対応する入力パルスから所定のノ
   く−セントだけ個々の中間パルスを滑べらせるステップ
   とを有することを特徴とする、入カッくルス列の周波数
   よシ小さい周波数を合成する方法。 （４）入力パルス列の周波数の所定の低減ノく−セント
   である周波数をもった出カッ（ルス列を発生するための
   、入力パルス列に応動する装置と、出力パルス列のパル
   ス間隔を変化させて、低減パーセントの逆数値をすべて
   の加算値の累算値に加算する際、入カッくルス列の７く
   ルスに対する出力パルス列の）（ルスの間隔が、反覆さ
   れる加算の加算値の小数値部分に等しいようにする装置
   とを設けたことを特徴とする、入力パルス列の周波数よ
   り小さい周波数を合成する周波数シンセナイザ。 （５）特許請求の範囲第４項記載の周波数ンンセサイザ
   において、〔パルスドロップ）＝（加算後の整数〕−〔
   加算前の整数〕−１の式に従って、入力パルス列からパ
   ルスをドロップさせる装置を設けた入力パルス列の周波
   数よシ小さい同波数を合成する周波数シンセサイザ。 （６）中間パルス列を菟生ずるために、所定の割合で入
   力パルス列からパルスをドロップ窟せるための、人力パ
   ルス列に応動する装置と、所望の周波数の出力パルス列
   を発生するために、次の入力パルスに関して、対応する
   入力パルスから所定のパーセントだけ個々の中間パルス
   をスリップさせる装置とを数けたことを特徴とする、入
   力パルス列の周波数より小宴い周波数を合成する同波数
   ７ンセサイザ。