JPS6091650A - 半導体素子のマウント方法 - Google Patents

半導体素子のマウント方法

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JPS6091650A
JPS6091650A JP19838583A JP19838583A JPS6091650A JP S6091650 A JPS6091650 A JP S6091650A JP 19838583 A JP19838583 A JP 19838583A JP 19838583 A JP19838583 A JP 19838583A JP S6091650 A JPS6091650 A JP S6091650A
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JP
Japan
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substrate
semiconductor element
copper
copper leaf
solder
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JP19838583A
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English (en)
Inventor
Shinichi Miyata
伸一 宮田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体素子のマウント方法にかかシ、特に高
耐圧、高出力の半導体素子を用いたモジュールユニット
における半導体素子のマウント方法に関する。
〔発明の技術的背景とその問題点〕
従来−例のモジュールユニットのマウント部は第１図に
示すように、セラミックス板（１）の両生面に−１１着
形成されだ銅箔（２）、（２つを備えるマウント基板（
３）が、その一方の主面のパターン状の銅箔（２）に半
導体素子（４）がはんだ層（５）ではんだ接合され、他
方の主面の銅箔（２つがはんだ層（５つで放熱フィン（
６）にはんだ接合され、半導体素子（３）の発熱ははん
だ層、銅箔、セラミックス板、銅箔、はんだ層を経て放
熱フィン（６）に吸収される伝熱経路が構成されている
。
上記マウント基板（３）の構造は放熱フィン（６）に対
し電気絶縁性を保つとともに半導体素子（３）に近似の
熱膨張係数を備えるセラミックス板（１）の両生面に銅
箔（２１，（２つを融着して備えるが、その融着の機ｔ
１りは、銅箔の融液面に予め酸化鋼ＣｕｔＯを形成して
おき、不活性ガス雰囲気の高温炉中でセラミックス板に
密接させＣ加熱し、１０６５℃に至るとＣｕ２Ｏが液化
しセラミックス板に融着するようになっている。なお純
銅の融点は１０８３℃であるので、前記加熱は銅の融点
に非常に近い高温で行なわれるものである。このため、
銅が再結晶し第２図に示すように、粒径が約１００μｍ
の結晶粒に成長する。
次に銅箔の表面に生じた酸化膜や汚れ等を除去するため
化学処理を施すと、銅の結晶粒に比して粒界は処理液に
よるエツチング速度が大きいことから、第３図に示すよ
うに粒界に沿って溝（力が生ずる。この溝は一例として
幅が約１０μｍ１深さが約１５μｍである。
斜上のマウント基板にその銅箔によって半導体素子をマ
ウントすると、第４図に示すように溝（７）内の空気が
はんだ層（５）の中にとりこまれ、いわゆる巣の原因と
なり半導体素子（４）の放熱を阻害するという重大な問
題がある。
〔発明の目的〕
この発明は上記従来の問題点に鑑み、半導体素子のマウ
ント方法を改良する。
〔発明の概要〕
この発明にかかる半導体素子のマウント方法はセラミッ
クス板の１主面に銅箔を融着させたマウント基板を還元
性雰囲気中で半導体素子をマウントするにあたシ、マウ
ント基板を圧延ローラで圧延し銅箔の表面を平坦化させ
たのち半導体素子マウントを施すことをｌｉｔ徴とする
。
〔発明の実施例〕
以下にこの発明を１実施例につき図面を参照して詳細に
説明する。
前記背景技術において第２図および第３図によって説明
したところの銅箔がその融点近くまで加熱されて結晶化
が進み、化学処理によって結晶の粒界に溝を生じた状態
のマウント基板虫を第５図に示す圧延装置の圧延ローラ
Ｑ＋）、（１１’）間を通す。これで銅の結晶粒が圧潰
され粒界の溝が埋められる。
この状態における銅層の表層部を顕微鏡で観察すると第
６図に示すようであり、溝が完全に消滅しているのが明
瞭に認められた。
ついで、銅箔表面を清浄化し半導体素子をはんだマウン
トしてはんだ層の断面の巣を検した。
〔発明の効果〕
はんだの巣は半導体素子の熱放散と密接な関係があシ、
特に高電力用のものにあっては巣の直上部昇温か認めら
れ、素子が破損することがある。
次に、巣の発生原因としてマウント基板表面の酸化、汚
れ、はんだ材自体、素子の表面状態等があげられるが、
基板表面の平坦度が重要な要因の一つになっている。こ
の発明によればはんだ中の巣の面積が約１０％低減し製
品の熱特性向上に有効である。
なお、マウント基板の表面平滑化はＡｇ　＋　Ｎ　ｉ等
をめっきしても達せられるが、手間がかかる、高価につ
く、剥離等の問題がある。
【図面の簡単な説明】
ｇ４１図は半導体素子マウントを説明するだめの断面図
、第２図はセラミックス板表面の銅層の断面図、第３図
はセラミックス板表面の銅層におけるエツチング後の断
面図、第４図ははんだ層の断面図、第５図は圧延ローラ
がけを示す側面図、第６図は圧延後の銅層の断面図であ
る。 ｌ　セラミックス板 ２．２′　銅箔 Ｊ　マウント基板 ４　半導体素子 ５　はんだ層 ７　銅層の溝 代理人　弁理士　井　上　−男 第　１　図 第２図 第３閣

Claims (1)

    【特許請求の範囲】
  1. セラミックス板の１主面に銅箔を融着させたマウント基
    板を還元性雰囲気中で半導体素子をはんだマウントする
    にあたり、マウント基板を圧延ローラで圧延しＩＩ＋１
    箔の表面を平坦化させたのち半導体素子マウントを施す
    ことを特徴とする半導体素子のマウント方法。
JP19838583A 1983-10-25 1983-10-25 半導体素子のマウント方法 Pending JPS6091650A (ja)

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JPS6091650A true JPS6091650A (ja) 1985-05-23

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4927163B2 (ja) * 2007-12-28 2012-05-09 オーナンバ株式会社 端子板回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4927163B2 (ja) * 2007-12-28 2012-05-09 オーナンバ株式会社 端子板回路

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