JPS6091452A - デ−タ処理装置のタスクスケジユ−リング方式 - Google Patents
デ−タ処理装置のタスクスケジユ−リング方式Info
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- JPS6091452A JPS6091452A JP19916883A JP19916883A JPS6091452A JP S6091452 A JPS6091452 A JP S6091452A JP 19916883 A JP19916883 A JP 19916883A JP 19916883 A JP19916883 A JP 19916883A JP S6091452 A JPS6091452 A JP S6091452A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ処理装置における効率的なタスクスケジ
ューリング方式に関するものである。
ューリング方式に関するものである。
（従来技術）
従来、複数の処理プログラムを見かけ上並行して実行さ
せる事によりデータ処理装置の使用効率を向上させシス
テム全体の性能を高める方法としてマルチタスク制御に
よるスケツユ−リングが行なわれている。
せる事によりデータ処理装置の使用効率を向上させシス
テム全体の性能を高める方法としてマルチタスク制御に
よるスケツユ−リングが行なわれている。
マルチタスク制御によるスケシー−リングは並行処理の
単位となる処理プログラムをタスクト定義し、タスク単
位でプログラム走行権を適時切替える事により見かけ上
の並行実行を実現する方式であす、データ処理装置のソ
フトウェアシステムの核部であるオペレーティングシス
テム（ＯＳ）のスケジューラ部により前記切替え動作が
行なわれる。
単位となる処理プログラムをタスクト定義し、タスク単
位でプログラム走行権を適時切替える事により見かけ上
の並行実行を実現する方式であす、データ処理装置のソ
フトウェアシステムの核部であるオペレーティングシス
テム（ＯＳ）のスケジューラ部により前記切替え動作が
行なわれる。
スケジューラはすべてのタスクの状態を管理し実行状態
にあるタスクが入出力装置に対するアクセス等により、
その終了に対しての待ちが生じたと判定した時に、すで
に待ち状態が終了し実行状態への移行可状態（レディ状
態）にある新しいタスクに実行の権利を移す動作を行な
う。この時複数のタスクが移行可状態にある場合があり
、どのタスクに実行権を移すかを決めるため一般的に各
々のタスクには優先順位（プライオリティ）が付与され
ている。プライオリティは緊急処理を行なうタスクには
高プライオリテイ、比較的緊急度の低い処理を行なうタ
スクには低プライオリテイが付与される。
にあるタスクが入出力装置に対するアクセス等により、
その終了に対しての待ちが生じたと判定した時に、すで
に待ち状態が終了し実行状態への移行可状態（レディ状
態）にある新しいタスクに実行の権利を移す動作を行な
う。この時複数のタスクが移行可状態にある場合があり
、どのタスクに実行権を移すかを決めるため一般的に各
々のタスクには優先順位（プライオリティ）が付与され
ている。プライオリティは緊急処理を行なうタスクには
高プライオリテイ、比較的緊急度の低い処理を行なうタ
スクには低プライオリテイが付与される。
第１図はスケジューラが行なうプライオリティに基づい
たスケツユ−リング例であり１１はスケジューラプログ
ラムの動作、１２はプライオリティ別の実行待ちキュー
（レディキュー）、１３は実行状態への移行可状態にあ
りレディキュー１２に各々のプライオリティ別にキュー
イングされたユーザタスク群、１４はスケジューラが初
期設定時に用意し、レディキュー１２にユーザタスクが
皆無の場合に実行されるアイドルタスク、１５は現在実
行中のタスクＴｉを示す。１６は入出力動作の終了待状
態であり入出力装置からの動作終了割込み等を待つ事を
意味する。
たスケツユ−リング例であり１１はスケジューラプログ
ラムの動作、１２はプライオリティ別の実行待ちキュー
（レディキュー）、１３は実行状態への移行可状態にあ
りレディキュー１２に各々のプライオリティ別にキュー
イングされたユーザタスク群、１４はスケジューラが初
期設定時に用意し、レディキュー１２にユーザタスクが
皆無の場合に実行されるアイドルタスク、１５は現在実
行中のタスクＴｉを示す。１６は入出力動作の終了待状
態であり入出力装置からの動作終了割込み等を待つ事を
意味する。
本例において、プライオリティは若番が高く、老番が低
くユーザタスクには０〜２５４の番号が付与できる。ま
た同一プライオリティのタスクは複数個存在可能であり
、同一プライオリティ間では平均して実行権が与えられ
る構成となっている。
くユーザタスクには０〜２５４の番号が付与できる。ま
た同一プライオリティのタスクは複数個存在可能であり
、同一プライオリティ間では平均して実行権が与えられ
る構成となっている。
今、現在実行中のタスク１５ （Ｔｉ ）が入出力装置
に対するアクセスを行なった時、スケジューラ１ノは （１）実行中タスク１５（Ｔｌ）を入出力動作終了待状
態１６とする。
に対するアクセスを行なった時、スケジューラ１ノは （１）実行中タスク１５（Ｔｌ）を入出力動作終了待状
態１６とする。
（２） レディキュー１２で実行状態への移行可状態に
あるユーザタスク群１３の中から最高位プライオリティ
をもつタスクを、レディキュー１２中をプライオリティ
Ｏから順次２５５までサーチＬ検出する。本例の場合は
プライオリティ２の先頭タスクであるタスクＴ２−０が
取出される。
あるユーザタスク群１３の中から最高位プライオリティ
をもつタスクを、レディキュー１２中をプライオリティ
Ｏから順次２５５までサーチＬ検出する。本例の場合は
プライオリティ２の先頭タスクであるタスクＴ２−０が
取出される。
（３） タスクＴ２−０を新しい実行中タスクとして実
行権を渡す。
行権を渡す。
上記（１）〜（３）の動作でタスク１５（Ｔｉ）は実行
権を消失し、新しくタスクＴ２−０が実行権を得た事に
なる。
権を消失し、新しくタスクＴ２−０が実行権を得た事に
なる。
この後、タスク７５（Ｔｉ）の入出力動作が終了した場
合は （４） タスク７５（Ｔｉ）ｉ、次の処理の実行待とす
るために、プライオリティに対応したレディキュー１２
の最後尾へ入れる。
合は （４） タスク７５（Ｔｉ）ｉ、次の処理の実行待とす
るために、プライオリティに対応したレディキュー１２
の最後尾へ入れる。
以上がスケノユ−ラの基本的な動作であるが、ひんばん
に発生する前記切替えはすべてスケジューラのソフトウ
ェアで行なわれているため、本来の処理目的であるタス
ク内容の実行時間に占める切替え動作時間の比が大きく
なり、データ処理装置の使用効率の低下を招きシステム
全体の性能低下となる欠点があった。
に発生する前記切替えはすべてスケジューラのソフトウ
ェアで行なわれているため、本来の処理目的であるタス
ク内容の実行時間に占める切替え動作時間の比が大きく
なり、データ処理装置の使用効率の低下を招きシステム
全体の性能低下となる欠点があった。
特に前記（２）で説明した最高位プライオリティのタス
クをサーチする動作は、許されるプライオリティの幅だ
け繰り返し操作を行なう為、性能低下の大きな要因であ
った。
クをサーチする動作は、許されるプライオリティの幅だ
け繰り返し操作を行なう為、性能低下の大きな要因であ
った。
また上記欠点はタスク切替えの頻度により増幅され、リ
アルタイム処理を目的とするシステムでは致命的な欠点
となっていた。
アルタイム処理を目的とするシステムでは致命的な欠点
となっていた。
（５）
（発明の目的）
本発明は、これらの欠点を除去するため、各プライオリ
ティに対応して実行待ちタスクの有無を示すハードウェ
アフラグを持ち、ハードウェアフラグに対する設定、解
除機能と、設定状態にあるハードウェアフラグの中で最
高位プライオリティのフラグを捜し出し、そのプライオ
リティ番号を応答する機能をもつハードウェア機構を有
する事を特徴とし、その目的はデータ処理装置の使用効
率の向上にある。以下詳細に説明する。
ティに対応して実行待ちタスクの有無を示すハードウェ
アフラグを持ち、ハードウェアフラグに対する設定、解
除機能と、設定状態にあるハードウェアフラグの中で最
高位プライオリティのフラグを捜し出し、そのプライオ
リティ番号を応答する機能をもつハードウェア機構を有
する事を特徴とし、その目的はデータ処理装置の使用効
率の向上にある。以下詳細に説明する。
（発明の構成）
本発明の構成は、タスクに割付けられた優先順位に基づ
いて複数のタスクの並行実行制御を行なうデータ処理装
置において、各優先順位に対応して実行待ちタスクの有
無を示す・・−ドウエアフラグを持ち、該・・−ドウエ
アフラグに対する設定解除機能と、設定状態にある・・
−ドウエアフラグの中で最高位優先順位のフラグを捜し
出しその優先順位番号を応答する機能をもつ・・−ドウ
エア機構を有することを特徴とするデータ処理装置のタ
ス（６） タスクジーーリング方式である。
いて複数のタスクの並行実行制御を行なうデータ処理装
置において、各優先順位に対応して実行待ちタスクの有
無を示す・・−ドウエアフラグを持ち、該・・−ドウエ
アフラグに対する設定解除機能と、設定状態にある・・
−ドウエアフラグの中で最高位優先順位のフラグを捜し
出しその優先順位番号を応答する機能をもつ・・−ドウ
エア機構を有することを特徴とするデータ処理装置のタ
ス（６） タスクジーーリング方式である。
（実施例）
第２図は本発明の実施例であシ、２０はスケジューラの
一部機能をハードウェア機構化したプライオリティ制御
回路（ＰＲＩＣＴＬ ）であり以下の構成をもつ。
一部機能をハードウェア機構化したプライオリティ制御
回路（ＰＲＩＣＴＬ ）であり以下の構成をもつ。
２１はタスクのプライオリティ数分用意され、実行待ち
タスクの有無を表示するハードウェアフラグ（ＰＲＩＦ
）であり、１ビツトでその状態が表現され実行待ちタ
スクが１以上存在する場合はＯＮ、実行待ちタスクがそ
のプライオリティにおいて皆無の場合はＯＦＦにスケジ
ューラよりの命令により設定される。プライオリティは
若番が高位、老番が低位を示し、ユーザタスクには０〜
２５４が付与可能である。プライオリティ２５５は常に
ＯＮ状態であり変更は不可能となっている。また・・−
ドウエアフラグ（ＰＲＩＦ ）は前記第１図で示したレ
ディキュー１２と対応させてスケジューラより命令制御
される。
タスクの有無を表示するハードウェアフラグ（ＰＲＩＦ
）であり、１ビツトでその状態が表現され実行待ちタ
スクが１以上存在する場合はＯＮ、実行待ちタスクがそ
のプライオリティにおいて皆無の場合はＯＦＦにスケジ
ューラよりの命令により設定される。プライオリティは
若番が高位、老番が低位を示し、ユーザタスクには０〜
２５４が付与可能である。プライオリティ２５５は常に
ＯＮ状態であり変更は不可能となっている。また・・−
ドウエアフラグ（ＰＲＩＦ ）は前記第１図で示したレ
ディキュー１２と対応させてスケジューラより命令制御
される。
２２はハードウェアフラグ（ＰＲＩＦ）、？７の読み出
し、書き込み動作時の相対アドレスを生成するコントロ
ーラ（ＣＴＬ ）であり、２３で示すアドレス選択信号
（ＡＤＤＲ−８ＥＬ ）を介してハードウェアフラグ（
ＰＲＩＦ） ２１に接続される。
し、書き込み動作時の相対アドレスを生成するコントロ
ーラ（ＣＴＬ ）であり、２３で示すアドレス選択信号
（ＡＤＤＲ−８ＥＬ ）を介してハードウェアフラグ（
ＰＲＩＦ） ２１に接続される。
２４は最高位ゾライオリテ１のＯＮフラグを検出する場
合に、コントローラ（ｃＴＬ）２２に０がら２５５のア
ドレス情報を、アドレスバス（ＡＢＵＳ ）２５を介し
て与えるカウンター回路（Ｃ０ＵＮＴＥＲ）である。
合に、コントローラ（ｃＴＬ）２２に０がら２５５のア
ドレス情報を、アドレスバス（ＡＢＵＳ ）２５を介し
て与えるカウンター回路（Ｃ０ＵＮＴＥＲ）である。
２６はプログラムバス（ＰＢＵＳ）、？７を介して中央
処理装置（図示せず）と接続され、スケジューラよりの
命令の解釈と実行を制御するインタフェース回路（ＩＮ
Ｆ ）である。
処理装置（図示せず）と接続され、スケジューラよりの
命令の解釈と実行を制御するインタフェース回路（ＩＮ
Ｆ ）である。
また、２８はカウンター回路のリセット信号線（ＲＥＳ
ＥＴ ）、 ２９はカウンター回路の更進を行なうクロック線（ＣＬ
ＯＣＫ ）、 ３０はカウンター回路のカウンター値を読み取るリード
データ線（ＲＤＡＴＡ ）、 ３１はハードウェアフラグ２１の読み出し、書込みを行
なうデータバス（ＤＢＵＳ ）を示す。
ＥＴ ）、 ２９はカウンター回路の更進を行なうクロック線（ＣＬ
ＯＣＫ ）、 ３０はカウンター回路のカウンター値を読み取るリード
データ線（ＲＤＡＴＡ ）、 ３１はハードウェアフラグ２１の読み出し、書込みを行
なうデータバス（ＤＢＵＳ ）を示す。
第３図はスケジューラプログラムがプライオリティ制御
部２０に対してタスク切替えの為に指示する命令の種別
であり、本実施例ではデータ処理装置のもつ汎用の入出
力命令を用いて実現した。
部２０に対してタスク切替えの為に指示する命令の種別
であり、本実施例ではデータ処理装置のもつ汎用の入出
力命令を用いて実現した。
３０はアキュームレータの内容で示すプライオリティの
ハードウェアフラグ２１ （ＰＲＩＦ ） ’ｉ ＯＮ
状態にする設定命令（ＳＥＴ−ＰＲｉ）、３１はアキュ
ームレータの内容で示すプライオリティのハードウェア
フラグ（ＰＲＩＦ） ２１ ｆＯＦＦ状態にする解除命
令（ＲＥＳＥＴ−ＰＲｉ ）、３２はハードウェアフラ
グ（ＰＲＩＦ ） ２１に於てＯＮ状態のプライオリテ
ィの中で最高位プライオリティの値をアキュームレータ
に応答するサーチ命令（ＧＥＴ−ＰＲｉ ）である。
ハードウェアフラグ２１ （ＰＲＩＦ ） ’ｉ ＯＮ
状態にする設定命令（ＳＥＴ−ＰＲｉ）、３１はアキュ
ームレータの内容で示すプライオリティのハードウェア
フラグ（ＰＲＩＦ） ２１ ｆＯＦＦ状態にする解除命
令（ＲＥＳＥＴ−ＰＲｉ ）、３２はハードウェアフラ
グ（ＰＲＩＦ ） ２１に於てＯＮ状態のプライオリテ
ィの中で最高位プライオリティの値をアキュームレータ
に応答するサーチ命令（ＧＥＴ−ＰＲｉ ）である。
第４図は、第３図で示した各命令に対する第２図のイン
タフェース回路（ＩＮＦ ） ２６の動作フローであり
以下説明する。
タフェース回路（ＩＮＦ ） ２６の動作フローであり
以下説明する。
４１は・・−ドウエアフラグ設定命令（５ＥＴ−ＰＲＬ
）３０に対する動作フローであり （９） （１） インタフェース回路（ＩＮＦ ） ２６はプロ
グラムパス（ＰＲＵＳ ） ２７を介して受取ったアキ
ュームレータの内容を、ハードウェアフラグ（ＰＲＩＦ
）２Ｊの相対アドレスとしてアドレスバス（ＡＢＵＳ
） ｚ ｓを介してコントローラ（ＣＴＬ）２２に送出
する。これによりコントローラ（ＣＴＬ ） ２．？は
アドレス選択信号（ＡＤＤＲ−８ＥＬ）２３をハードウ
ェアフラグ（ＰＲＩＦ）、？Ｉに送出する。
）３０に対する動作フローであり （９） （１） インタフェース回路（ＩＮＦ ） ２６はプロ
グラムパス（ＰＲＵＳ ） ２７を介して受取ったアキ
ュームレータの内容を、ハードウェアフラグ（ＰＲＩＦ
）２Ｊの相対アドレスとしてアドレスバス（ＡＢＵＳ
） ｚ ｓを介してコントローラ（ＣＴＬ）２２に送出
する。これによりコントローラ（ＣＴＬ ） ２．？は
アドレス選択信号（ＡＤＤＲ−８ＥＬ）２３をハードウ
ェアフラグ（ＰＲＩＦ）、？Ｉに送出する。
（２） 次に、インタフェース回路（ＩＮＦ）２６は１
ビツトのＯＮ信号をデータバス（ＤＢＵＳ ） ｓ １
に送出しハードウェアフラグ（ＰＲＩＦ） ２１ （７
）所定位置をＯＮ状態とする。
ビツトのＯＮ信号をデータバス（ＤＢＵＳ ） ｓ １
に送出しハードウェアフラグ（ＰＲＩＦ） ２１ （７
）所定位置をＯＮ状態とする。
４２はハードウェアフラグ解除命令（ＲＥＳＥＴ−ＰＲ
ｉ ）３１に対する動作フローであり・・−ドウエアフ
ラグ設定命令（ＳＥＴ−ＰＲｉ）と同様にノ・−ドウエ
ア７道 ラグ（ＰＲＩＦ） ２１のアドレス会釈の後ｌビットの
ＯＦＦ信号を送出する事により所定位置をＯＦＦ状態と
する。
ｉ ）３１に対する動作フローであり・・−ドウエアフ
ラグ設定命令（ＳＥＴ−ＰＲｉ）と同様にノ・−ドウエ
ア７道 ラグ（ＰＲＩＦ） ２１のアドレス会釈の後ｌビットの
ＯＦＦ信号を送出する事により所定位置をＯＦＦ状態と
する。
４２はサーチ命令（ＧＥＴ−ＰＲｊ ） ３２に対する
動（１０） 作ンローであシ （１） インタフェース回路（ＩＮＦ ） ２６はリセ
ット信号ｌｌｉ （ＲＥＳＥＴ ） 、？ ｇを介して
カウンター回路（Ｃ０ＵＮＴＥＲ） ２４をオールゼロ
に設定する。
動（１０） 作ンローであシ （１） インタフェース回路（ＩＮＦ ） ２６はリセ
ット信号ｌｌｉ （ＲＥＳＥＴ ） 、？ ｇを介して
カウンター回路（Ｃ０ＵＮＴＥＲ） ２４をオールゼロ
に設定する。
（２） カウンター回路（Ｃ０ＵＮＴＥＲ） ２４の内
容はハードウェアフラグ（ＰＲＩＦ） ２１の相対アド
レスとしてアドレスバス（ＡＢＵＳ ） 、？ ｓ ヲ
介してコントローラ（ＣＴＬ ） ２．？に送られる。
容はハードウェアフラグ（ＰＲＩＦ） ２１の相対アド
レスとしてアドレスバス（ＡＢＵＳ ） 、？ ｓ ヲ
介してコントローラ（ＣＴＬ ） ２．？に送られる。
（３） インタフェース回路（ＩＮＦ ） ２６はデー
タバス（ＤＢＵＳ ） ｓ １を介してハードウェアフ
ラグ（ＰＲＩＦ） ２１の内容を１ビット読み取る。
タバス（ＤＢＵＳ ） ｓ １を介してハードウェアフ
ラグ（ＰＲＩＦ） ２１の内容を１ビット読み取る。
（４） 読み取った１ビ、トによ、９ ＯＮ、ＯＦＦの
判定を行ない、ＯＦ’Ｆの場合はカウンター回路（Ｃ０
ＵＮＴＥＲ） ２４にクロック線（ＣＬＯＣＫ ）２９
を介してクロック信号を送出し、カウンターを１加算し
た後前記（２）〜（４）の動作をくり返す。
判定を行ない、ＯＦ’Ｆの場合はカウンター回路（Ｃ０
ＵＮＴＥＲ） ２４にクロック線（ＣＬＯＣＫ ）２９
を介してクロック信号を送出し、カウンターを１加算し
た後前記（２）〜（４）の動作をくり返す。
この時ハードウェアフラグ（ＰＲＩＦ ） ２１のプラ
イオリティ２５５（相対アドレス２５５）のフラグは常
にＯＮ状態の為、カウンターの−Ｆ限値のチェックは必
要ない。
イオリティ２５５（相対アドレス２５５）のフラグは常
にＯＮ状態の為、カウンターの−Ｆ限値のチェックは必
要ない。
読み取り値がＯＮの場合はリードデータ線（ＲＤＡＴＡ
） ３０を介してカウンター回路（Ｃ０ＵＮＴＥＲ）
２４の内容を読み取り、ＯＮ状態での最高位プライオ
リティ値としてアキュームレータに設定すべくプログラ
ムパス（ＰＲＵＳ）２７に返送する。
） ３０を介してカウンター回路（Ｃ０ＵＮＴＥＲ）
２４の内容を読み取り、ＯＮ状態での最高位プライオ
リティ値としてアキュームレータに設定すべくプログラ
ムパス（ＰＲＵＳ）２７に返送する。
次に前記プライオリティ制御回路（ＰＲＩＣＴＬ ）２
０を使用したスケジューラプログラムの操作について説
明する。
０を使用したスケジューラプログラムの操作について説
明する。
第５図はスケジューラプログラムのタスク登録、実行タ
スクの取出し部の動作フローであり以下説明する。
スクの取出し部の動作フローであり以下説明する。
５１はタスク登録時の動作フローで実行状態への移行可
（レディ状態）になったタスクを第１図のレディキュー
１２へ登録し、第３図ハードウェアフラグ設定命令（５
ＥＴ−ＰＲ４） ３０を用いて第２図ハードウェアフラ
グ（ＰＲＩＰ） ２１のプライオリティ位置をＯＮとす
る事でタスク登録が完了する。
（レディ状態）になったタスクを第１図のレディキュー
１２へ登録し、第３図ハードウェアフラグ設定命令（５
ＥＴ−ＰＲ４） ３０を用いて第２図ハードウェアフラ
グ（ＰＲＩＰ） ２１のプライオリティ位置をＯＮとす
る事でタスク登録が完了する。
５２は最高位プライオリティの実行タスクの取出し動作
フローで、第３図サーチ命令（ＧＥＴ −ＰＲ’＋ ）
３２を用いて最高位プライオリティをめ、そのプライオ
リティ値で第１図のレディキュー１２より新しく実行さ
れるタスクを取シ出している。この時該ゾライオリティ
のレディキューに残りタスクが皆無となった場合は第３
図ハードウェアフラグ解除命令（ＲＥＳＥＴ−ＰＲｉ
） ３１を用いて第２図ハードウェアフラグ（ＰＲＩＦ
）、ＩＭの所定のプライオリティ位置をＯＦＦする。
フローで、第３図サーチ命令（ＧＥＴ −ＰＲ’＋ ）
３２を用いて最高位プライオリティをめ、そのプライオ
リティ値で第１図のレディキュー１２より新しく実行さ
れるタスクを取シ出している。この時該ゾライオリティ
のレディキューに残りタスクが皆無となった場合は第３
図ハードウェアフラグ解除命令（ＲＥＳＥＴ−ＰＲｉ
） ３１を用いて第２図ハードウェアフラグ（ＰＲＩＦ
）、ＩＭの所定のプライオリティ位置をＯＦＦする。
（発明の効果）
以上説明したように、本発明はオペレーティングシステ
ムのスケジューラ動作の中で最も実行時間を要する最高
位プライオリティの実行待ちタスクを捜すという繰返し
操作を・・−ドウエア回路で実現したので、スケジュー
ラのタスク切替え時のオーバヘッドを低減し、データ処
理装置の使用効率を向上させる利点がある。
ムのスケジューラ動作の中で最も実行時間を要する最高
位プライオリティの実行待ちタスクを捜すという繰返し
操作を・・−ドウエア回路で実現したので、スケジュー
ラのタスク切替え時のオーバヘッドを低減し、データ処
理装置の使用効率を向上させる利点がある。
図面は本発明の一実施例の説明に供するもので、第１図
はタスクのスケジューリング例を示す図、（１３） 第２図はｆライオリティ制御回路のブロック図、第３図
は命令種別の説明図、第４図はインタフェース回路の動
作フロー図、第５図はスケジューラ動作基本部の説明図
である。 ２０・・・プライオリティ制御回路（ＰＲＩＣＴＬ ）
、２１・・・ハードウェアフラグ（ＰＲＩＦ ）、２２
１０．コントローラ（ＣＴＬ ）、２４・・・カウンタ
ー回路（Ｃ０ＵＮＴＥＲ）、２６・・・インタフェース
回路（ＩＮＦ）、３０・・・ハードウェアフラグ設定命
令（ＳＥＴ”ＰＲｉ ）、３ノ・・・ハードウェアフラ
グ解除命令（ＲＥＳＥＴ−ＰＲｉ ）、３２・・・サー
チ命令（ＧＥＴ−ｐＲ； ）。 特許出願人 沖電気工業株式会社 （１４） 手続補正書輸発） 昭和 坏ｐ゛１月２３日 特許庁長官 殿 １、事件の表示 昭和５８年 特 許 願第１９９１６８号２、発明の名
称 事件との関係 特許出願人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７査１２
号ｓ補正Ｏ対象 明細書中「発明の詳細な説明」の欄６
、 補正ノ内容 別紙のとおり ６補正の内容 （１） 明細書第９頁第１９行目に「４１は」とあるの
を「４０は」と補正する。 （２）同書第１０頁第１４行目に「４２は」とあるのを
「４１は」と補正する。
はタスクのスケジューリング例を示す図、（１３） 第２図はｆライオリティ制御回路のブロック図、第３図
は命令種別の説明図、第４図はインタフェース回路の動
作フロー図、第５図はスケジューラ動作基本部の説明図
である。 ２０・・・プライオリティ制御回路（ＰＲＩＣＴＬ ）
、２１・・・ハードウェアフラグ（ＰＲＩＦ ）、２２
１０．コントローラ（ＣＴＬ ）、２４・・・カウンタ
ー回路（Ｃ０ＵＮＴＥＲ）、２６・・・インタフェース
回路（ＩＮＦ）、３０・・・ハードウェアフラグ設定命
令（ＳＥＴ”ＰＲｉ ）、３ノ・・・ハードウェアフラ
グ解除命令（ＲＥＳＥＴ−ＰＲｉ ）、３２・・・サー
チ命令（ＧＥＴ−ｐＲ； ）。 特許出願人 沖電気工業株式会社 （１４） 手続補正書輸発） 昭和 坏ｐ゛１月２３日 特許庁長官 殿 １、事件の表示 昭和５８年 特 許 願第１９９１６８号２、発明の名
称 事件との関係 特許出願人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７査１２
号ｓ補正Ｏ対象 明細書中「発明の詳細な説明」の欄６
、 補正ノ内容 別紙のとおり ６補正の内容 （１） 明細書第９頁第１９行目に「４１は」とあるの
を「４０は」と補正する。 （２）同書第１０頁第１４行目に「４２は」とあるのを
「４１は」と補正する。
Claims (1)
- タスクに割付けられた優先順位に基づいて複数のタスク
の並行実行制御を行なうデータ処理装置において、各優
先順位に対応して実行待ちタスクの有無を示すハードウ
ェアフラグを持ち、該ハードウェアフラグに対する設定
解除機能と、設定状態にあるハードウェアフラグの中で
最高位優先順位のフラグを捜し出しその優先順位番号を
応答する機能をもつハードウェア機構を有することを特
徴とするデータ処理装置のタスクスケジューリング方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19916883A JPS6091452A (ja) | 1983-10-26 | 1983-10-26 | デ−タ処理装置のタスクスケジユ−リング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19916883A JPS6091452A (ja) | 1983-10-26 | 1983-10-26 | デ−タ処理装置のタスクスケジユ−リング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091452A true JPS6091452A (ja) | 1985-05-22 |
Family
ID=16403284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19916883A Pending JPS6091452A (ja) | 1983-10-26 | 1983-10-26 | デ−タ処理装置のタスクスケジユ−リング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091452A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105241A (ja) * | 1985-09-17 | 1987-05-15 | コ−デツクス・コ−ポレ−シヨン | デ−タプロセツサ用シ−ケンス制御装置 |
| JPH01319828A (ja) * | 1988-06-21 | 1989-12-26 | Nec Corp | データ処理装置 |
| JPH0486923A (ja) * | 1990-07-31 | 1992-03-19 | Fuji Electric Co Ltd | タスク管理制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113435A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | Offering processor |
-
1983
- 1983-10-26 JP JP19916883A patent/JPS6091452A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113435A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | Offering processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105241A (ja) * | 1985-09-17 | 1987-05-15 | コ−デツクス・コ−ポレ−シヨン | デ−タプロセツサ用シ−ケンス制御装置 |
| JPH01319828A (ja) * | 1988-06-21 | 1989-12-26 | Nec Corp | データ処理装置 |
| JPH0486923A (ja) * | 1990-07-31 | 1992-03-19 | Fuji Electric Co Ltd | タスク管理制御方式 |
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