JPS6084626A - Keyboard circuit - Google Patents
Keyboard circuitInfo
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- JPS6084626A JPS6084626A JP58192741A JP19274183A JPS6084626A JP S6084626 A JPS6084626 A JP S6084626A JP 58192741 A JP58192741 A JP 58192741A JP 19274183 A JP19274183 A JP 19274183A JP S6084626 A JPS6084626 A JP S6084626A
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- data
- decoder
- latch
- signal
- circuit
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Abstract
Description
【発明の詳細な説明】
この発明は、キーボード全利用しtこシステムに於いて
、キーボードから信頼できるデータのみを、高速に取り
込むためのものである。DETAILED DESCRIPTION OF THE INVENTION The present invention is intended to capture only reliable data from the keyboard at high speed in a system that makes full use of the keyboard.
従来、この種のキーボードとして第1図に示すものがあ
った。図において、(1)は5wマトリックス、(2)
はスキャンデコーダ、(3)はデコーダ、(4)は発振
器、(5)はプフィオリティー付デコーダ、(6)はs
wのチャタリング用タイマー、(7)はデータラッチ、
(8)は起動ラッチ、(9)はバッファ、σQはデータ
取込完発生回路である。尚図中のTはトリガ、Rはリセ
ット入力の意味である。Conventionally, there has been a keyboard of this type as shown in FIG. In the figure, (1) is a 5w matrix, (2)
is a scan decoder, (3) is a decoder, (4) is an oscillator, (5) is a decoder with priority, and (6) is s
w is the chattering timer, (7) is the data latch,
(8) is a startup latch, (9) is a buffer, and σQ is a data capture completion generation circuit. Note that T in the figure means a trigger, and R means a reset input.
このように構成されたものにおいて、発振器(4)ヨF
)t<μスが出力し、このパルスをデコーダ(3)カ受
けて、スキャンデコーダ(2)全駆動し、SWマトリッ
クス(1) ’e 1列ごと順番に生かし、もし生かし
た列に圧下キーがあれば、そのコードがプフイオリテイ
ー付デユーダ(5)に入力され、何かのキーが圧下され
たということでプライオリティ−付デコーダ(5)はデ
コーダ(3)に信号を出しスキャンデコーダ(2)のス
キャンを止める。と同時にSWのチャタリング全労えタ
イマ(6)に入力され、タイマー後データラッチ(7)
とキーSWデータ読み込みOK用の起動ラッチ(8)へ
信号を出す。この起動ラッチ(8)の出力を外部回路が
見てデータラッチ(7)のデータを外部が読みその後デ
ータ取込完了発生回路QOへ信号を入力することにより
、起動ラッチ(8)はリセットされる。In the device configured in this way, the oscillator (4)
)t<μ is output, the decoder (3) receives this pulse, the scan decoder (2) is fully driven, and the SW matrix (1) 'e is activated one by one in turn, and if it is activated, press the down key on the activated column. If there is, that code is input to the priority decoder (5), and since some key has been pressed, the priority decoder (5) sends a signal to the decoder (3) and scans the scan decoder (2). Stop scanning. At the same time, the SW chattering is input to the full-load timer (6), and the data is latched after the timer (7).
and sends a signal to the activation latch (8) for OK to read the key SW data. The startup latch (8) is reset by an external circuit seeing the output of the startup latch (8), reading the data in the data latch (7), and then inputting a signal to the data capture completion generation circuit QO. .
これで初期の状態にもどる。This will return you to the initial state.
従来のキーボード回路は以上の様に構成されているので
、データラッチをするタイミングでデータが変化しない
ことが原則であシ、万一キーを押し直したシ、キーを離
した時にラッチのタイミングと重なると、押してもいな
いキーコードがデータとしてラッチされる可能性があシ
、非常な欠点があった。Conventional keyboard circuits are configured as described above, so in principle, the data does not change when the data is latched, and in the unlikely event that the key is pressed again or released, the latch timing will change. If they overlap, there is a possibility that a key code that has not been pressed will be latched as data, which is a major drawback.
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、■キーが圧下されているという
ステータスと、■データラッチを外部からの読み込みタ
イミングで行う、の2つ全組合せ、複数回との■■を交
互に見ることによシ、データの正誤を判断し、正しい場
合のみ取シ込むことが出来るキーボード回路全提案する
ものである。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it is a complete combination of the following: ■ The status that the key is pressed down, and ■ The data latch is performed at the timing of external reading. This paper proposes a complete keyboard circuit that can determine whether the data is correct or incorrect by alternately looking at , and multiple times, and can input data only if it is correct.
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。第2
図に於いて、(1)〜(9)までは第1図と同様であり
、(Illは、リード入力回路、 (l’i>は、圧下
ステータス回路。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to the drawings. Second
In the figure, (1) to (9) are the same as in FIG. 1, (Ill is a read input circuit, (l'i> is a lowering status circuit).
(川は外部からの入力リード信号、 (7T)はリード
入力回路(Illで発生するデータラッチ(7)用のト
リガ信号、(7R)はデータラッチ(7)用及び起動ラ
ッチ(8)用のリセット信号である。(The river is the input read signal from the outside, (7T) is the trigger signal for the data latch (7) generated in the read input circuit (Ill), (7R) is the trigger signal for the data latch (7) and the start latch (8). This is a reset signal.
又、第3図に於いて、(Illは入力リード信号、(7
T)はトリガ信号、(7R)はリセット信号である。In addition, in FIG. 3, (Ill is the input read signal, (7
T) is a trigger signal, and (7R) is a reset signal.
次に、この発明の実施例の動作を説明する。Next, the operation of the embodiment of this invention will be explained.
発振器(4)よりバμスが出力し、このパルス全デコー
ダ(3)が受けて、スキャンデコーダ(2)を駆動しS
Wマトリックス(1)t−1列ごと順番に生かし、もし
生かした列に圧下キーがあれば、そのコードが1ブイオ
リテイー付デコーダ(5)に入力され、何かのキーが圧
下されたということでプライオリティ−付デコーダ(5
)はデコーダ(3)に信号を出しスキャンデコーダ(2
)のスキャンを止める。と同時にSWのチャタリングを
考えタイマ(6)に入力され、タイマー後圧下ステータ
ス回路(12)とキーSWデータ読み込み部材の起動ラ
ッチ(8)へ信号を出し、この起動ラッチ(8)の出力
を外部回路が見て、外部回路よシまず圧下ステータス回
路(+21の出力全県て、リード信号Fill ’r、
リード入力回路(11)へ入力し、(Ill信号の立ち
下がシタイミングで(7T)信号を発生し、データラッ
チ(7)にトリガを与え、データ全貌みリードの立ち上
がりタイミングでリセット信号(7R)ff発生しデー
タラッチ(7)及び起動ラッチ(8)ラリセットする。A bus is output from the oscillator (4), and this pulse is received by the full decoder (3), which drives the scan decoder (2).
Activate each t-1 column of the W matrix (1) in order, and if there is a down key in the activated column, that code is input to the decoder with 1 priority (5), which means that some key was pressed down. Decoder with priority (5
) sends a signal to the decoder (3) and scans the decoder (2).
) to stop scanning. At the same time, considering SW chattering, a signal is input to the timer (6), and after the timer, a signal is sent to the lowering status circuit (12) and the start latch (8) of the key SW data reading member, and the output of this start latch (8) is sent to the outside. When the circuit sees the external circuit, first the lower status circuit (+21 output all prefectures, read signal Fill 'r,
It is input to the read input circuit (11), the (7T) signal is generated at the falling edge of the (Ill signal), a trigger is given to the data latch (7), and the reset signal (7R )ff is generated and the data latch (7) and startup latch (8) are reset.
この時1回目の入力リード信号(II)の立上がシリセ
ット信号(7R’rC起動ラッチ(8)はリセットされ
るカ、ソの後、圧下ステータス回路θりのステータスを
再度読み込み、リード信号を入力することによシデータ
を取シ込む。これを複数回連続に速い時間にくシ返すと
とによシ、ステータスが複数回とも圧下であ勺その時の
複数回のデータが同一コードである場合のみ、正しいデ
ータと判別し、外部回路はデータを受け付ける。もし、
ステータスが複数回中圧下でない状態になった場合、も
しくは、圧下中ではあったけれど、データコードが一致
しなかった場合は、誤υデータコードとして、データを
取シ込まない。圧下中でかつデータコードが複数回続け
ば、データ全貌み込むわけである。又、圧下中信号が入
力されている間は、外部より、リード入力はされ続けら
れる。At this time, when the first input read signal (II) rises, the reset signal (7R'rC start latch (8) is reset). After that, the status of the lower status circuit θ is read again and the read signal is output. Input the data by inputting it.If you return it multiple times in a row at a fast time, it will be useful.If the status is low all the time and the data at that time is the same code. only, the data is determined to be correct, and the external circuit accepts the data.If
If the status is not under medium pressure multiple times, or if it is under pressure but the data codes do not match, it will be treated as an error υ data code and the data will not be imported. If it is under compression and the data code continues multiple times, the entire data will be absorbed. Further, while the rolling down signal is being input, lead input continues to be input from the outside.
とにかく、正しいデータ及び誤9データと判別され終る
と、初期状態にリセットされ1次のキー聞旺下にそなえ
る。In any case, once the correct data and incorrect 9 data have been determined, the data is reset to the initial state and the primary key is ready for listening.
なお、上記実施例では、タイマ(6)を、発振器(4)
と非同期の図を示したが、同期してもよい。Note that in the above embodiment, the timer (6) is replaced by the oscillator (4).
Although the diagram shows an asynchronous case, it may also be synchronous.
又、圧下ステータス回路出力(121はデータとは別信
号で示したが、データラッチ(7)とアドレスを変える
ことによフ、データの1ビツトに当ててもかまわない。Further, although the lowering status circuit output (121) is shown as a signal different from the data, it may be applied to one bit of the data by changing the address with the data latch (7).
以上のように、この発明によれば、ソフトウェアによシ
読み取9回数全任意に決定できる様に、データラッチ回
路のトリガを考慮し又キーSW圧下中のステータス信号
を出力するように(14成しtこので、キーボードとし
て、非常に信頼性の高いデータが、安価に得られる効果
がある。As described above, according to the present invention, the trigger of the data latch circuit is taken into consideration and the status signal while the key SW is being pressed is output (14 times) so that the 9 times of reading can be arbitrarily determined by software. Therefore, as a keyboard, extremely reliable data can be obtained at low cost.
第1図は従来のキーボード回路を示すプロック図、第2
図はこの発明の一実施例であるキーボード回Rを示すグ
ロック図、第3図はこの発明の一実施例における1つの
信号波形を示す波形図である。
(1)・・・SWマトリックス、(2)・・・スキャン
デコーダ、(3)・・・デコーダ、(4)・・・発振器
、(5)・・・プフイオリテイ−1(6)・・°タイマ
付デコーダ、(7)・・・データラッチ、(8)・・・
起動ラッチ、(9)・・・バッファ%(11)・・・リ
ード入力口F15、(121・・・圧下ステータス回路
、 (Ill・・・入力リード信号、(7T)・・トリ
ガ信号、(7R)・・・リセット信号なお、図中、同一
符号は同一、又は(゛目当部分を示す。
代理人 大岩増雄
第1図Figure 1 is a block diagram showing a conventional keyboard circuit, Figure 2 is a block diagram showing a conventional keyboard circuit.
FIG. 3 is a block diagram showing a keyboard circuit R according to an embodiment of the present invention, and FIG. 3 is a waveform diagram showing one signal waveform in an embodiment of the present invention. (1)...SW matrix, (2)...scan decoder, (3)...decoder, (4)...oscillator, (5)...priority-1 (6)...° timer With decoder, (7)...data latch, (8)...
Start latch, (9)...Buffer % (11)...Lead input port F15, (121...Down status circuit, (Ill...Input read signal, (7T)...Trigger signal, (7R )... Reset signal In the figures, the same reference numerals are the same or (゛ indicates the target part. Agent Masuo Oiwa Figure 1)
Claims (1)
ド信号にょシ、データをラッチできる回路を備え、デー
タを複数回取り込むことにょシ、データの正誤判定をし
、正しい場合のみデータを採用するようにしたことを特
徴とするキーボード回路。It is equipped with a circuit that can latch the status signal and read signal that are output while the switch is pressed, and the data can be taken in multiple times, and the data is determined to be correct or incorrect, and the data is adopted only if it is correct. A keyboard circuit featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58192741A JPS6084626A (en) | 1983-10-15 | 1983-10-15 | Keyboard circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58192741A JPS6084626A (en) | 1983-10-15 | 1983-10-15 | Keyboard circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6084626A true JPS6084626A (en) | 1985-05-14 |
Family
ID=16296284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58192741A Pending JPS6084626A (en) | 1983-10-15 | 1983-10-15 | Keyboard circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6084626A (en) |
-
1983
- 1983-10-15 JP JP58192741A patent/JPS6084626A/en active Pending
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