JPS6080776A - 試験用回路 - Google Patents
試験用回路Info
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- JPS6080776A JPS6080776A JP58188495A JP18849583A JPS6080776A JP S6080776 A JPS6080776 A JP S6080776A JP 58188495 A JP58188495 A JP 58188495A JP 18849583 A JP18849583 A JP 18849583A JP S6080776 A JPS6080776 A JP S6080776A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（技術分野〕
この発明は、簡単な構成で、電気回路試験時の被測定物
に入力信号を印加する試験用回路に関する。 （従来技術） 従来の電気回路の機能試験時の入力信号を印加する試験
用回路を第１図に示す。この第１図において、ｌは機能
試験の入力信号源、２は直流分阻止兼結合用のコンデン
サ、３は被測定物（ｆｉ！ｉ１定バイアス回路内蔵の入
力端子を有する）である。 また、４は入力信号源ｌ内の駆動回路であり、この駆動
回路４の出力は被測定物３内のインバータ６に端子ＩＮ
Ｉを通して送出するようになっている。 さらに、信号源１内の駆動回路５から上記コンデンサ２
全通して被測定物３内の固定バイアス内蔵端子ＩＮ２に
信号を供給するようになっておシ、この固定バイアス内
蔵端子ＩＮ２は抵抗Ｒ１を通して電源ＶＤＤＫ接続され
ているとともに、抵抗Ｒ２を介してアースされている。 さらに、インバータ７に接続されている。なお、０１〜
ＯＮｉ被測定物３の出力端子であり、■は直流電圧源で
ある。 いま、試験時は被測定物（以下ＤＵＴと略記する。）３
の固定バイアス内蔵端子ＩＮ２ヘコンデンｆ２を通して
、入力信号源１より信号が印加される。 ＤＵＴ３はコンデンサ２により、内部バイアス電圧を維
持しながら、入力信号源１０入力信号にしたがって、論
理動作を行なう。したがって、入力信号の周波数が低く
なり、また、入力電圧レベルが手強くなると、次に列挙
するごとき欠点を有している。 （１）、直流阻止兼結合のコンデンサ２の容量値が大き
くなる。 （２）、大容量のコンデンサ２の場合、リーク特性、周
波数特性が悪くなる。 （３）、充電および放電に時間が力・かジ、試験時間が
長くなる。 （４）、コンデンサ２により、信号波形の歪が犬きくな
る。 （５）、外部雑音の影響を受けやすくなる。 一方、コンデンサ２を入れないと、ＤＵＴ３の入力バイ
アス条件が変化してしまうため、直流的に切シ離す必要
がある。 （発明の目的） この発明は、上記従来の欠点を除去するためになされた
もので、被測定物の内部バイアス電圧の変動などの悪影
響によらずに各種の入力信号を被測定物に印加できると
ともに、低波形歪で直流から数１００ ＫＨｚまでの広
い周波数帯域でき、半導体集積回路の直流試験ならびに
機能試験に利用できる試験用回路を提供することを目的
とする。 （発明の概要） この発明の要点は、入力信号のないとき被測定物のバイ
アス電圧をサンプルホールド回路でサンプリングして加
算増幅回路の出力電圧とバイアス電圧とを同一電位とし
、被試験物の測定時に入力信号源からの信号をこの加算
増幅回路を通してバイアス電圧に重畳するようにしたも
のである。 （実施例） 以下、この発明の試験用回路の実施例について図面に基
づき説明する。第２図はその一実施例の構成を示すブロ
ック図である。この第２図において、第１図と同一部分
には同一符号を付して述べることにする。 機能試験用の入力信号源ｌＫは、／９ルス発生器１１が
設けられておシ、このパルス発生器１１からパルスＰ１
が出力づれるようになっている。パルスＰ１は信号印加
回路１２を通して、ＤＵＴ ３の固定バイアス内蔵端子
ＩＮ２に供給するようになっている。 この信号印加回路１２は第１図のコンデンサ２に置換さ
れたものであシ、パルスＰ１は抵抗Ｒ８Ｉを通して演算
増幅器Ａ１の反転入力端（（−）入力端）に印加するよ
う糺なっている。この演算増幅器Ａ】の出力端と反転入
力端間には帰還抵抗Ｒｆが接続されている。 演算増幅器Ａ１の出力端はスイッチＳＷの固定端子ａｌ
ｃ接続されている。このスイッチＳＷの固定端子すは演
算増幅器Ａ２の非反転入力端（（＋）入力端）に接続さ
れているとともに、コンデンサＣ１ｅ介してアースされ
ている。 演算増幅器Ａ２の出力端と反転入力端間は直結されてお
フ、また、演算増幅器Ａ２の出力端は抵抗Ｒ８２を介し
て演算増幅器Ａ１の反転入力端に接続されている。 かくして、演算増幅器Ａ１と抵抗Ｒ８Ｉ、Ｒ８２、帰還
抵抗Ｒｆとによυ、演ｐ、増幅器による加算増幅回路２
０が構成されており、上記演算増幅器Ａ２とコンデンサ
Ｃ１とにより、サンプルホールド回路３０が構成芒れて
いる。そして、この加算増幅回路２０、スイッチＳＷ、
サンプルホールド回路３０とによシ、偏−号印加回路１
２が構成されている。 スイッチＳ Ｗ （１） ＩＩＩＪ動端子雌端子Ｔ３の
固定バイアス内蔵端子ＩＮ２に接続されている。その他
の構成は第１図と同様であるか、４０は抵抗Ｒ１゜Ｒ２
、インバータ７とにより構成された抵抗分割によるバイ
アス回路付き増幅回路である。 この第２図を第１図と比較しても明らかなように、第１
図におけるコンデンサ２に代えて信号印加回路１２が接
続されている点が第１図と異なるものである。 次に、以上のように構成された仁の発明の試験用回路の
動作について説明する。機能試験に先だって、まず信号
印加回路１２の切替用のスイッチＳＷの可動端子Ｃは固
定端子ｂＫ接続され、ＤＵＴ３の固定バイアス内蔵端子
ＩＮ２のバイアスミ電圧をサンプリング用のコンデンサ
Ｃ１に充電させ、サンプルホールド回路３０の出力電圧
すなわち、演算増幅器Ａ２の出力電圧をＤＵＴ３のバイ
アス電圧と同一電圧にはせる（ＤＵＴ３の固定バイアス
内蔵端子ＩＮ２のバイアス電圧は、製品毎にバラツキが
有シ、同一製品でも使用電圧が変化すれは変るため常時
監視する必要が有る）。 測定に先だって、入力信号源１のパルス発生器１１よシ
の信号がないと＠（ｓｓ Ｌ ＃のとき）に加算増幅回
路２０の出力電圧をＤＵＴ３の入力バイアス電圧と同一
電圧に調整する。 これは、スイッチＳＷの可動端子Ｃを固定端子すに接続
した状態で演算増幅器Ａ１のオフセット調整を行うこと
によって行える。 次に１信号印加回路１２のスイッチＳＷＱ司動端子Ｃを
固定端子ａに接続させる。このとき加算増幅回路２０の
演算増幅器Ａ１の出力電圧とＤＵＴ３の固定バイアス内
蔵端子ＩＮ２の間には、電位差が全くないため、ＤＵＴ
３に対して悪影響を与えることはない。すなわち、バイ
アス電圧を変化させることはない。 さらに、入力信号源１Ｉ７）パルス発生器１１よυλ入
力信号パルス信号ＰＩ）を加算増幅回路２゜の入力端Ｉ
Ｎ３と抵抗Ｒ８Ｉを通して、演算増幅器Ａ１の反転入力
端に印加し、入力バイアス電圧に重畳した形で信号Ｐ２
をＤＵＴ３に印加する。 このような状態で機能試験を行う。これにより、以下に
列挙するごとき利点を有する。 （１）、被測定物と入力信号が直流的に接続されるため
すｌわち、コンデンサを使用しないので、泊流よシ測足
可能で使用周波数範囲が広い。 （２）、大容量のコンデンサが不要なため、充放電時間
が短かくなフ試験時間の短縮ができる。従来コンデンサ
は１０μＦ程度を使用しておシ、この充放電時間は１秒
程度であシ、ＤＵＴ３の接続後、１秒程度待たないと、
入力バイアスが一定値にならない。 （３）、加算増幅回路の増幅度が可変できるため、入力
信号レベルの自由度が大きくなる。抵抗Ｒ８ＩとＲｆの
比を調整することにより、増中度が変化し、ＤＵＴ３へ
の電圧を調整できる。 （４ＬＤＵＴ３の入力端子が低インピーダンスの加算増
幅器の出力に接続されているため、外部雑音の影響が少
ない（出力インピーダンスは一般的に数百Ω８１−Ｆで
ある）。 （５）、サンプルホールド回路３０を使用しているため
、小容量のコンデンサ（ｕ、ｏ １μＦ程度）で短詩１
ｔｔｌ（］ｍＳ程度）で充電可能である。長時間のバイ
アス電圧を維持できる。大体１００秒程、通常ＤＵＴ３
］個の測定に要する時間は長くて２秒程度であり、十分
な時間である。 ＩＡＩ 廿ンデルー十−ルに＋ＩＦ：Ｉｌ畝Ｃシｆ１ふ
他出１イ
に入力信号を印加する試験用回路に関する。 （従来技術） 従来の電気回路の機能試験時の入力信号を印加する試験
用回路を第１図に示す。この第１図において、ｌは機能
試験の入力信号源、２は直流分阻止兼結合用のコンデン
サ、３は被測定物（ｆｉ！ｉ１定バイアス回路内蔵の入
力端子を有する）である。 また、４は入力信号源ｌ内の駆動回路であり、この駆動
回路４の出力は被測定物３内のインバータ６に端子ＩＮ
Ｉを通して送出するようになっている。 さらに、信号源１内の駆動回路５から上記コンデンサ２
全通して被測定物３内の固定バイアス内蔵端子ＩＮ２に
信号を供給するようになっておシ、この固定バイアス内
蔵端子ＩＮ２は抵抗Ｒ１を通して電源ＶＤＤＫ接続され
ているとともに、抵抗Ｒ２を介してアースされている。 さらに、インバータ７に接続されている。なお、０１〜
ＯＮｉ被測定物３の出力端子であり、■は直流電圧源で
ある。 いま、試験時は被測定物（以下ＤＵＴと略記する。）３
の固定バイアス内蔵端子ＩＮ２ヘコンデンｆ２を通して
、入力信号源１より信号が印加される。 ＤＵＴ３はコンデンサ２により、内部バイアス電圧を維
持しながら、入力信号源１０入力信号にしたがって、論
理動作を行なう。したがって、入力信号の周波数が低く
なり、また、入力電圧レベルが手強くなると、次に列挙
するごとき欠点を有している。 （１）、直流阻止兼結合のコンデンサ２の容量値が大き
くなる。 （２）、大容量のコンデンサ２の場合、リーク特性、周
波数特性が悪くなる。 （３）、充電および放電に時間が力・かジ、試験時間が
長くなる。 （４）、コンデンサ２により、信号波形の歪が犬きくな
る。 （５）、外部雑音の影響を受けやすくなる。 一方、コンデンサ２を入れないと、ＤＵＴ３の入力バイ
アス条件が変化してしまうため、直流的に切シ離す必要
がある。 （発明の目的） この発明は、上記従来の欠点を除去するためになされた
もので、被測定物の内部バイアス電圧の変動などの悪影
響によらずに各種の入力信号を被測定物に印加できると
ともに、低波形歪で直流から数１００ ＫＨｚまでの広
い周波数帯域でき、半導体集積回路の直流試験ならびに
機能試験に利用できる試験用回路を提供することを目的
とする。 （発明の概要） この発明の要点は、入力信号のないとき被測定物のバイ
アス電圧をサンプルホールド回路でサンプリングして加
算増幅回路の出力電圧とバイアス電圧とを同一電位とし
、被試験物の測定時に入力信号源からの信号をこの加算
増幅回路を通してバイアス電圧に重畳するようにしたも
のである。 （実施例） 以下、この発明の試験用回路の実施例について図面に基
づき説明する。第２図はその一実施例の構成を示すブロ
ック図である。この第２図において、第１図と同一部分
には同一符号を付して述べることにする。 機能試験用の入力信号源ｌＫは、／９ルス発生器１１が
設けられておシ、このパルス発生器１１からパルスＰ１
が出力づれるようになっている。パルスＰ１は信号印加
回路１２を通して、ＤＵＴ ３の固定バイアス内蔵端子
ＩＮ２に供給するようになっている。 この信号印加回路１２は第１図のコンデンサ２に置換さ
れたものであシ、パルスＰ１は抵抗Ｒ８Ｉを通して演算
増幅器Ａ１の反転入力端（（−）入力端）に印加するよ
う糺なっている。この演算増幅器Ａ】の出力端と反転入
力端間には帰還抵抗Ｒｆが接続されている。 演算増幅器Ａ１の出力端はスイッチＳＷの固定端子ａｌ
ｃ接続されている。このスイッチＳＷの固定端子すは演
算増幅器Ａ２の非反転入力端（（＋）入力端）に接続さ
れているとともに、コンデンサＣ１ｅ介してアースされ
ている。 演算増幅器Ａ２の出力端と反転入力端間は直結されてお
フ、また、演算増幅器Ａ２の出力端は抵抗Ｒ８２を介し
て演算増幅器Ａ１の反転入力端に接続されている。 かくして、演算増幅器Ａ１と抵抗Ｒ８Ｉ、Ｒ８２、帰還
抵抗Ｒｆとによυ、演ｐ、増幅器による加算増幅回路２
０が構成されており、上記演算増幅器Ａ２とコンデンサ
Ｃ１とにより、サンプルホールド回路３０が構成芒れて
いる。そして、この加算増幅回路２０、スイッチＳＷ、
サンプルホールド回路３０とによシ、偏−号印加回路１
２が構成されている。 スイッチＳ Ｗ （１） ＩＩＩＪ動端子雌端子Ｔ３の
固定バイアス内蔵端子ＩＮ２に接続されている。その他
の構成は第１図と同様であるか、４０は抵抗Ｒ１゜Ｒ２
、インバータ７とにより構成された抵抗分割によるバイ
アス回路付き増幅回路である。 この第２図を第１図と比較しても明らかなように、第１
図におけるコンデンサ２に代えて信号印加回路１２が接
続されている点が第１図と異なるものである。 次に、以上のように構成された仁の発明の試験用回路の
動作について説明する。機能試験に先だって、まず信号
印加回路１２の切替用のスイッチＳＷの可動端子Ｃは固
定端子ｂＫ接続され、ＤＵＴ３の固定バイアス内蔵端子
ＩＮ２のバイアスミ電圧をサンプリング用のコンデンサ
Ｃ１に充電させ、サンプルホールド回路３０の出力電圧
すなわち、演算増幅器Ａ２の出力電圧をＤＵＴ３のバイ
アス電圧と同一電圧にはせる（ＤＵＴ３の固定バイアス
内蔵端子ＩＮ２のバイアス電圧は、製品毎にバラツキが
有シ、同一製品でも使用電圧が変化すれは変るため常時
監視する必要が有る）。 測定に先だって、入力信号源１のパルス発生器１１よシ
の信号がないと＠（ｓｓ Ｌ ＃のとき）に加算増幅回
路２０の出力電圧をＤＵＴ３の入力バイアス電圧と同一
電圧に調整する。 これは、スイッチＳＷの可動端子Ｃを固定端子すに接続
した状態で演算増幅器Ａ１のオフセット調整を行うこと
によって行える。 次に１信号印加回路１２のスイッチＳＷＱ司動端子Ｃを
固定端子ａに接続させる。このとき加算増幅回路２０の
演算増幅器Ａ１の出力電圧とＤＵＴ３の固定バイアス内
蔵端子ＩＮ２の間には、電位差が全くないため、ＤＵＴ
３に対して悪影響を与えることはない。すなわち、バイ
アス電圧を変化させることはない。 さらに、入力信号源１Ｉ７）パルス発生器１１よυλ入
力信号パルス信号ＰＩ）を加算増幅回路２゜の入力端Ｉ
Ｎ３と抵抗Ｒ８Ｉを通して、演算増幅器Ａ１の反転入力
端に印加し、入力バイアス電圧に重畳した形で信号Ｐ２
をＤＵＴ３に印加する。 このような状態で機能試験を行う。これにより、以下に
列挙するごとき利点を有する。 （１）、被測定物と入力信号が直流的に接続されるため
すｌわち、コンデンサを使用しないので、泊流よシ測足
可能で使用周波数範囲が広い。 （２）、大容量のコンデンサが不要なため、充放電時間
が短かくなフ試験時間の短縮ができる。従来コンデンサ
は１０μＦ程度を使用しておシ、この充放電時間は１秒
程度であシ、ＤＵＴ３の接続後、１秒程度待たないと、
入力バイアスが一定値にならない。 （３）、加算増幅回路の増幅度が可変できるため、入力
信号レベルの自由度が大きくなる。抵抗Ｒ８ＩとＲｆの
比を調整することにより、増中度が変化し、ＤＵＴ３へ
の電圧を調整できる。 （４ＬＤＵＴ３の入力端子が低インピーダンスの加算増
幅器の出力に接続されているため、外部雑音の影響が少
ない（出力インピーダンスは一般的に数百Ω８１−Ｆで
ある）。 （５）、サンプルホールド回路３０を使用しているため
、小容量のコンデンサ（ｕ、ｏ １μＦ程度）で短詩１
ｔｔｌ（］ｍＳ程度）で充電可能である。長時間のバイ
アス電圧を維持できる。大体１００秒程、通常ＤＵＴ３
］個の測定に要する時間は長くて２秒程度であり、十分
な時間である。 ＩＡＩ 廿ンデルー十−ルに＋ＩＦ：Ｉｌ畝Ｃシｆ１ふ
他出１イ
【ハλため、ＤＵＴ３の測足前に、バイアス電
圧をサンプルホールドしているので、製品毎のバイアス
電圧のバラツキが生じても自動的に補正され、常に最適
の状態で試験が行なわれる。 以上説明したように、第１の実施例では、低出力インピ
ーダンスを有する演算増１１＠器を使用し、直流結合方
式による信号駆動方法であるため、直流レベルから数１
００ ＫＨｚま〜での広い周波数帯に渡って使用でき、
信号波形の歪も小きく、外部雑音の影響も受けにくく、
大容量のコンデンサの充放電時間が不要なため、短時間
で必要な信号を、ＤＵＴ３に印加でき、機能試験に要す
る時間の短縮できると言う利点が有る。 第１の実施例は機能試験入力信号源として、駆動回路の
信号として、ノやルス発生器１１を接続しＤＵＴ３の固
定バイアス回路として抵抗Ｒ１゜Ｒ２の抵抗分割による
バイアス回路を示したが、第３図はこの発明の第２の実
施例を示したものである。 第３図において一機能試験用の入力信号Ｗｌ】の駆動回
路の入力として正弦波発生器１３を接続し、ＤＵＴ３の
バイアス回路として、帰還抵抗Ｒ４を有した自己バイア
ス回路５０に変史しても、信号印加回路１２は第１の実
施例と同様に、ＤＵ、Ｔ３の入力端子ＩＮ２のバイアス
電圧をサンプリングし、サンプルホールド回路３０の演
算増幅器Ａ２の出力電圧をＤＵＴ３のバイアス電圧と同
一電圧にさせる。 その後、加算増幅回路２０の演算増幅器Ａ１の入力とし
て、正弦波発生器１３の出力とサンプルホールド回路３
０の演算増幅器Ａ２の出力電圧を印加し、ＤＵＴ３のバ
イアス電圧と同一電圧に正弦波発生器１３の出力を重畳
された信号をＤＵＴ３の入力端子ＩＮ２に印加し、機能
試験を行なうことができる。 （発明の効果） 以上説明したように、この発明の試験用回路によれば、
演算増幅器を使用したサングルホールド回路と加算増幅
回路を被測定物と入力信号源との間に切替用のスイッチ
を介して接続し、入力信号のないときにサングルホール
ド回路でバイアス電圧をサンプリングして加算増幅回路
の出力電圧をバイアス電圧と同一電圧にし、測定にこの
加算増幅回路を介して入力信号をバイアス霜５圧に印加
するようにしたので、被測定物の内部バイアス電圧を常
時サンプルホールド回路で看視でき、被測定物の内部バ
イアス電圧の変動婢の悪影響によらずに、直流電圧、正
弦波、ノヤルス波、三角波、鋸歯状波などの各種の入力
信号を被測定物に印加できる第１１点があシ、低波形歪
で、直ｊＬから数１００ＫＨｚまでの広い周波数帯で使
用できる。これにともない半導体集積回路の血流試験な
らひに機能試験に利用することができる。
圧をサンプルホールドしているので、製品毎のバイアス
電圧のバラツキが生じても自動的に補正され、常に最適
の状態で試験が行なわれる。 以上説明したように、第１の実施例では、低出力インピ
ーダンスを有する演算増１１＠器を使用し、直流結合方
式による信号駆動方法であるため、直流レベルから数１
００ ＫＨｚま〜での広い周波数帯に渡って使用でき、
信号波形の歪も小きく、外部雑音の影響も受けにくく、
大容量のコンデンサの充放電時間が不要なため、短時間
で必要な信号を、ＤＵＴ３に印加でき、機能試験に要す
る時間の短縮できると言う利点が有る。 第１の実施例は機能試験入力信号源として、駆動回路の
信号として、ノやルス発生器１１を接続しＤＵＴ３の固
定バイアス回路として抵抗Ｒ１゜Ｒ２の抵抗分割による
バイアス回路を示したが、第３図はこの発明の第２の実
施例を示したものである。 第３図において一機能試験用の入力信号Ｗｌ】の駆動回
路の入力として正弦波発生器１３を接続し、ＤＵＴ３の
バイアス回路として、帰還抵抗Ｒ４を有した自己バイア
ス回路５０に変史しても、信号印加回路１２は第１の実
施例と同様に、ＤＵ、Ｔ３の入力端子ＩＮ２のバイアス
電圧をサンプリングし、サンプルホールド回路３０の演
算増幅器Ａ２の出力電圧をＤＵＴ３のバイアス電圧と同
一電圧にさせる。 その後、加算増幅回路２０の演算増幅器Ａ１の入力とし
て、正弦波発生器１３の出力とサンプルホールド回路３
０の演算増幅器Ａ２の出力電圧を印加し、ＤＵＴ３のバ
イアス電圧と同一電圧に正弦波発生器１３の出力を重畳
された信号をＤＵＴ３の入力端子ＩＮ２に印加し、機能
試験を行なうことができる。 （発明の効果） 以上説明したように、この発明の試験用回路によれば、
演算増幅器を使用したサングルホールド回路と加算増幅
回路を被測定物と入力信号源との間に切替用のスイッチ
を介して接続し、入力信号のないときにサングルホール
ド回路でバイアス電圧をサンプリングして加算増幅回路
の出力電圧をバイアス電圧と同一電圧にし、測定にこの
加算増幅回路を介して入力信号をバイアス霜５圧に印加
するようにしたので、被測定物の内部バイアス電圧を常
時サンプルホールド回路で看視でき、被測定物の内部バ
イアス電圧の変動婢の悪影響によらずに、直流電圧、正
弦波、ノヤルス波、三角波、鋸歯状波などの各種の入力
信号を被測定物に印加できる第１１点があシ、低波形歪
で、直ｊＬから数１００ＫＨｚまでの広い周波数帯で使
用できる。これにともない半導体集積回路の血流試験な
らひに機能試験に利用することができる。
第１図は従来の試験用回路のブロック図、第２図はこの
発明の試験回路の一実施例のブロック図、第３図はこの
発明の試験用回路の他の実施例のブロック図である。 ■・・・入力信号源、３・・・被測定物、４・・・駆動
回路、６．７・・・インバータ、１１・・・パルスＴｈ
生ａ、１２・・・信号印加回路、２０・・・加算増幅回
路、３０・・・サンプルホールド回路、４０・・・抵抗
分割によるノくイアス回路付き増幅回路、５０・・・自
己ノ（イアス回路、Ｒ１、Ｒ２，Ｒ８Ｉ 、Ｒ８２・・
・抵抗、Ｒｆ・・・＃還抵抗、ＳＷ・・・スイッチ、Ｃ
１・・・コンデンサ。 第１図
発明の試験回路の一実施例のブロック図、第３図はこの
発明の試験用回路の他の実施例のブロック図である。 ■・・・入力信号源、３・・・被測定物、４・・・駆動
回路、６．７・・・インバータ、１１・・・パルスＴｈ
生ａ、１２・・・信号印加回路、２０・・・加算増幅回
路、３０・・・サンプルホールド回路、４０・・・抵抗
分割によるノくイアス回路付き増幅回路、５０・・・自
己ノ（イアス回路、Ｒ１、Ｒ２，Ｒ８Ｉ 、Ｒ８２・・
・抵抗、Ｒｆ・・・＃還抵抗、ＳＷ・・・スイッチ、Ｃ
１・・・コンデンサ。 第１図
Claims (1)
- 入力端子が直流的にバイアスされている被測定物と、こ
の被測定物の機能試験を行うときに信号を印加するため
の入力信号源と、この入力信号源の信号のないとき上記
バイアス電圧をサンプリングするサンプルホールド回路
と、上記入力信号源の信号のないとき上記サンプルホー
ルド回路の出力により出力電圧が上記バイアス電圧と同
電位にされ、かつ被測定物の測定時に上記入力信号源か
らの信号を上記バイアス電圧に重畳させる加算増幅回路
と、上記入力信号源の信号のないとき上記被測定物のバ
イアス回路を上記サンプルホールド回路の入力端に接続
しかつ上記測定時にこのバイアス回路と上記加算増幅回
路の出力端に切シ替えて接続させるスイッチとよシなる
試験用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188495A JPS6080776A (ja) | 1983-10-11 | 1983-10-11 | 試験用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188495A JPS6080776A (ja) | 1983-10-11 | 1983-10-11 | 試験用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080776A true JPS6080776A (ja) | 1985-05-08 |
| JPH0371073B2 JPH0371073B2 (ja) | 1991-11-11 |
Family
ID=16224725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188495A Granted JPS6080776A (ja) | 1983-10-11 | 1983-10-11 | 試験用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007252911A (ja) * | 2006-03-22 | 2007-10-04 | Groz-Beckert Kg | ミシンの針保持器 |
-
1983
- 1983-10-11 JP JP58188495A patent/JPS6080776A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007252911A (ja) * | 2006-03-22 | 2007-10-04 | Groz-Beckert Kg | ミシンの針保持器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371073B2 (ja) | 1991-11-11 |
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