JPS6079454A - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
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- JPS6079454A JPS6079454A JP58187336A JP18733683A JPS6079454A JP S6079454 A JPS6079454 A JP S6079454A JP 58187336 A JP58187336 A JP 58187336A JP 18733683 A JP18733683 A JP 18733683A JP S6079454 A JPS6079454 A JP S6079454A
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- Japan
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- signal
- circuit
- memory
- control signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数の基板で構成されるマイクロコンピュー
タ装置に関する。
タ装置に関する。
１！１景技術とその問題点
ＣＰＵとして汎用に多く使用されているものに、例えば
Ｚ−８０と呼ばれる機種がある。ごのＺ−８０を用いて
システムを構成する場合に、全体を１枚の基板で構成し
ＣＰＵとメモリ、入出力回路等との間を内部バスで結合
しζいる場合には、メモリの真込・続出の切換え等のタ
イミングはｚ−８０自体に住せ°ζζ何間問題ない。
Ｚ−８０と呼ばれる機種がある。ごのＺ−８０を用いて
システムを構成する場合に、全体を１枚の基板で構成し
ＣＰＵとメモリ、入出力回路等との間を内部バスで結合
しζいる場合には、メモリの真込・続出の切換え等のタ
イミングはｚ−８０自体に住せ°ζζ何間問題ない。
ところがシステムを複数の基板で構成する場合に、これ
らの基板を親基板上の外部ハスで互いに結合しようとす
ると、親基板の持つ静電容置やバスの長さの問題を解決
するためにバスバッファを設＆Ｊる必要がある。その場
合にＺ−８０からのタイミ・ングで切換え等を行うと、
バッファ十で入出力信号の衝突が生じるおそれがある。
らの基板を親基板上の外部ハスで互いに結合しようとす
ると、親基板の持つ静電容置やバスの長さの問題を解決
するためにバスバッファを設＆Ｊる必要がある。その場
合にＺ−８０からのタイミ・ングで切換え等を行うと、
バッファ十で入出力信号の衝突が生じるおそれがある。
ずな−わぢ、例えばｚ−８０から出力される制御信号は
次のように定義されている。
次のように定義されている。
１）ＷＲ・・・・・・宵込制御信号
１ｉ）ＲＤ ・・・・・・読出制御信号ｉｉｉ）Ｍｌ
・・・・・・Ｍｌ（インストラクション・フェッチ）サ
イクル信号 ｉＶ） ＭＲＩｉＱ ・・・・・・メモリ動作制御信号
ｖ）ＩＯＲＱ ・・・・・・入出力回路動作制御信号ｖ
ｉ） ＲＦＳＩＩ ・・・・・・グイナミソクＲＡＭリ
フレッシュ・サイクル信号 他に ｖｉｉ）φ０ ・・・・・・ＣＰＵ／ロックｖｉｉ ）
φ０ ・・・・・・逆イ＞７相ＣＰ Ｕりｌ」ツク以」
−がＺ−８０におい゛（装置の動作に必要な信号である
。
・・・・・・Ｍｌ（インストラクション・フェッチ）サ
イクル信号 ｉＶ） ＭＲＩｉＱ ・・・・・・メモリ動作制御信号
ｖ）ＩＯＲＱ ・・・・・・入出力回路動作制御信号ｖ
ｉ） ＲＦＳＩＩ ・・・・・・グイナミソクＲＡＭリ
フレッシュ・サイクル信号 他に ｖｉｉ）φ０ ・・・・・・ＣＰＵ／ロックｖｉｉ ）
φ０ ・・・・・・逆イ＞７相ＣＰ Ｕりｌ」ツク以」
−がＺ−８０におい゛（装置の動作に必要な信号である
。
これらの制御信号を用いて、まず同一の基板」−に設り
られたメモリ、入出力回路を制御−」る場合には、上述
の制御信号の内のＷπ、■、不〒Ｃ１〇四を用い乙例え
ば第１し１にボＪような論理回１？δに′Ｃメ′〔すν
１込ｉ１１制御ｉｍ３＋症Ｗ丁、メモリ読出制御（８薯
Ｍ Ｈ下、入出力回路書込制御信号「σＷ、入出力回路
続出制御１４号百］を形成する。こごご例えばメモリを
制御する場合には、イｄ冒ＭＷ了をメモリの居込制御端
子Ｗπに供給し、信号ＭＲ下をイネーブル端子Ｕ「に供
給ずれは、データバスの方向性の制御が可能である。
られたメモリ、入出力回路を制御−」る場合には、上述
の制御信号の内のＷπ、■、不〒Ｃ１〇四を用い乙例え
ば第１し１にボＪような論理回１？δに′Ｃメ′〔すν
１込ｉ１１制御ｉｍ３＋症Ｗ丁、メモリ読出制御（８薯
Ｍ Ｈ下、入出力回路書込制御信号「σＷ、入出力回路
続出制御１４号百］を形成する。こごご例えばメモリを
制御する場合には、イｄ冒ＭＷ了をメモリの居込制御端
子Ｗπに供給し、信号ＭＲ下をイネーブル端子Ｕ「に供
給ずれは、データバスの方向性の制御が可能である。
これに対しＣ，ｃｐｕとメモリとの間に双方向バッファ
が設りられζいる場合には、メモリと共にこのバッファ
の方向性も制御しなければならない。その場合に第１図
の論理回路の出力でこの制御に利用できる信号はＭＲＤ
になる。ずなわら第２図にボＪように、ＣＰＵ及びメモ
１月２）とデータバス（３）との間にそれぞれ双方向バ
ッファ（４）、（５）が設りら才じζいた場合に、論理
回路（６）からの信号ＭＷ′ｒ、ＭｌンＤがメ、１−
＋月２）ニ供給されると共に、ｆｉ’ｔす「π■がバッ
ファ（４）、（５）の方向制御端子に供給される。
が設りられζいる場合には、メモリと共にこのバッファ
の方向性も制御しなければならない。その場合に第１図
の論理回路の出力でこの制御に利用できる信号はＭＲＤ
になる。ずなわら第２図にボＪように、ＣＰＵ及びメモ
１月２）とデータバス（３）との間にそれぞれ双方向バ
ッファ（４）、（５）が設りら才じζいた場合に、論理
回路（６）からの信号ＭＷ′ｒ、ＭｌンＤがメ、１−
＋月２）ニ供給されると共に、ｆｉ’ｔす「π■がバッ
ファ（４）、（５）の方向制御端子に供給される。
ところがこの場合に、信号百下下か変化する際に、バッ
ファ（４）、（５）の方向切換の不Ｃ１１「足部分が生
じ、この間に信冒−が衝突するＩＩＪ能１？１がある。
ファ（４）、（５）の方向切換の不Ｃ１１「足部分が生
じ、この間に信冒−が衝突するＩＩＪ能１？１がある。
すなわち、例えば信号ＭＲＤが西電位から低電位になる
ときに、不ｔｉｌｌ定部分でバッファ（４）のメ′ｆ−
１月２）向きの素子（４ａ）とバッファ（５）のＣＰ
Ｕ ｆｌｌ向きの素子（５ｂ）とが同時にオンとなるこ
とがあり、このときメモ１月２）のデータ端子に信号が
あると、データバス１３）上で衝突が発生ずる。また信
号ＭＲ下が低電位からＩＩ］Ｉ電位に変化するときには
バッファ（５）のメモ１月２）向きの素子（５ａ）がオ
ンし、メ′ｆ：１月２）のデータ端子の信号とデータバ
ス（３）の信号とが衝突する。
ときに、不ｔｉｌｌ定部分でバッファ（４）のメ′ｆ−
１月２）向きの素子（４ａ）とバッファ（５）のＣＰ
Ｕ ｆｌｌ向きの素子（５ｂ）とが同時にオンとなるこ
とがあり、このときメモ１月２）のデータ端子に信号が
あると、データバス１３）上で衝突が発生ずる。また信
号ＭＲ下が低電位からＩＩ］Ｉ電位に変化するときには
バッファ（５）のメモ１月２）向きの素子（５ａ）がオ
ンし、メ′ｆ：１月２）のデータ端子の信号とデータバ
ス（３）の信号とが衝突する。
これらの衝突は、一般にバッファがＴ Ｔ Ｌ、メモリ
がＮＨＯ２で形成されζいることから特に生じ易いもの
である。
がＮＨＯ２で形成されζいることから特に生じ易いもの
である。
そし°にのような衝突が起きると、バッファの出力がシ
ョートされ、バッファの耐久性を非電に劣化さ・Ｕる。
ョートされ、バッファの耐久性を非電に劣化さ・Ｕる。
また信号の衝突によっＣ生じるノイズが不要輻射となっ
゛ζ外部に悪影響を与えるおそれがあった。
゛ζ外部に悪影響を与えるおそれがあった。
発明の目的
本発明はこのような点にかんがみ、データバス等での信
号の衝突を防止しよらとするものごある。
号の衝突を防止しよらとするものごある。
発明の概要
本発明は、ＣＦ’ＬＩの設けられた基板と、少なくと４
＞メモリまたは入出力回路の設りられた基板とが別体に
構成されたマイクロコンピュータ装置において、上記基
板間のパスラインの接続を行うに当り、少なくともデー
タバスの接続には双刃向ハリフ１回路が設けられ、上記
ＣＰＵからの少なくとも書込・続出制御イば号、上記メ
モリまたは入出力回路の動作制御信号及びクロック信号
を用いζ、上記双方向バッファ回路の方向を切換えるデ
ータ方向制御信号と、このデータ方向制御ｆｉｔ号の変
化するタイミングを含まない期間に−に記メモリまたは
入出力回路の■込・続出状態とし他の期間にソロ−ティ
ング状態とするデータイネーブル信号とを形成する手段
を設りたことを１１徴とするマイクロコンピュータ装置
であっζ、ごれににればデータバス等での信号の衝突が
防止される。
＞メモリまたは入出力回路の設りられた基板とが別体に
構成されたマイクロコンピュータ装置において、上記基
板間のパスラインの接続を行うに当り、少なくともデー
タバスの接続には双刃向ハリフ１回路が設けられ、上記
ＣＰＵからの少なくとも書込・続出制御イば号、上記メ
モリまたは入出力回路の動作制御信号及びクロック信号
を用いζ、上記双方向バッファ回路の方向を切換えるデ
ータ方向制御信号と、このデータ方向制御ｆｉｔ号の変
化するタイミングを含まない期間に−に記メモリまたは
入出力回路の■込・続出状態とし他の期間にソロ−ティ
ング状態とするデータイネーブル信号とを形成する手段
を設りたことを１１徴とするマイクロコンピュータ装置
であっζ、ごれににればデータバス等での信号の衝突が
防止される。
実施例
第３図において、この図は上述の論理回路（６）に対応
するものであって、ＣＰ Ｕ ｉｌｌからの信号Ｗ玉、
■、Ｍｌ、岨■、■酉、■］及びφ。、石が供給される
。また図中（１１）〜（２４）はアンド回路、（３１）
〜（３８）はオ′ｒ回路、（４１） −（４Ｂ）はラ
ンチ回路である。
するものであって、ＣＰ Ｕ ｉｌｌからの信号Ｗ玉、
■、Ｍｌ、岨■、■酉、■］及びφ。、石が供給される
。また図中（１１）〜（２４）はアンド回路、（３１）
〜（３８）はオ′ｒ回路、（４１） −（４Ｂ）はラ
ンチ回路である。
そし−（この回路（６）におい°（、各出力１８号はそ
れぞれ以トの論理式で表される。
れぞれ以トの論理式で表される。
（ａｌ Ｍ ＲＤ信号
ＭＴＩＤＩ＝ Ｍｌ −Ｒ１）
（ｂｌ Ｍ Ｗ Ｔ信号
Ｍ Ｗ Ｔ ＝ ＭＲＥＱ・ ＷＲ
（ＣＩ Ｉ ＯＲ信号
１０ Ｒ＝ ］ｏＲＬ］ ・ＲＤ−１−１ｏＲＱ −Ｒ
Ｄ （φ０）ｌｄｌ ｌ ＯＷ信号 １０Ｗ−１０）＋１１・唱ン＋ ｌ０ＲＱ −ＷＲ（φ
０）（ＱＩ ＩＪ Ｔ ／ Ｒ倍吋 ＤＴ／Ｒ＝ＤＴ／ＲＯ−ＤＴ／ＲＩ ＤＴ／Ｋｌ ＝ｎｒ−Ｍｌ （＃ｏ ）（ｆｌｌ倍信 号預■雇＝ （ｆｉｌ罰面ｆハ月 なお、ＣＰＵの機種によって割込ベクトルが必要な場合
には、メモリインヒビソト信号（旧Ｎ１１）を用いて、
ＭＲＤＯｌＭＷＵＮを次のようにすればよい。
Ｄ （φ０）ｌｄｌ ｌ ＯＷ信号 １０Ｗ−１０）＋１１・唱ン＋ ｌ０ＲＱ −ＷＲ（φ
０）（ＱＩ ＩＪ Ｔ ／ Ｒ倍吋 ＤＴ／Ｒ＝ＤＴ／ＲＯ−ＤＴ／ＲＩ ＤＴ／Ｋｌ ＝ｎｒ−Ｍｌ （＃ｏ ）（ｆｌｌ倍信 号預■雇＝ （ｆｉｌ罰面ｆハ月 なお、ＣＰＵの機種によって割込ベクトルが必要な場合
には、メモリインヒビソト信号（旧Ｎ１１）を用いて、
ＭＲＤＯｌＭＷＵＮを次のようにすればよい。
※血■−
この場合の回路は図中のカッコ内に示されζいる。
すなわちこの回路（６）においζ、各動作時の制御信号
のタイミングチャートは第４し１〜第６し１に示すよう
になる。
のタイミングチャートは第４し１〜第６し１に示すよう
になる。
まずメモリの書込・続出時には、第４図に示すように、
信号ＶＩ下はオリジナルの信号百方を四半クロック縮め
たものに相当し Ｍ ＲＤ ＝ ＭＲＨＱ・ ＲＤ−Ｍ１＋ＭＲＥＱ−Ｒ
Ｄ・ ｎｒである。回路ではアンド回路（１５）、（１
７）、（２３）、ラッチ回路（４６）により実現してい
る。
信号ＶＩ下はオリジナルの信号百方を四半クロック縮め
たものに相当し Ｍ ＲＤ ＝ ＭＲＨＱ・ ＲＤ−Ｍ１＋ＭＲＥＱ−Ｒ
Ｄ・ ｎｒである。回路ではアンド回路（１５）、（１
７）、（２３）、ラッチ回路（４６）により実現してい
る。
伯Ｊ＋＋ＭＷゴは通常１ｊなわれるのと同様に１（４□
＼２）７〒＝ ＭＨト しｉ］ン１であり、オリジナル
の信号Ｗπと一致したタイミングとなる。回路では信号
Ｄ ’Ｆ／πば信号■と［■をφ０でたたき半りロック
分遅らせたもののアンド（負論理オア）をとったもので ＤＴ／Ｒ＝ＲＤ−＝ｊ・ＲＤ−ｈｌｏ（φ０）であり、
回路ではアンド回路（１３）、ランチ回路（４５） 、
オア回路（３２）で実現し“ζいる。
＼２）７〒＝ ＭＨト しｉ］ン１であり、オリジナル
の信号Ｗπと一致したタイミングとなる。回路では信号
Ｄ ’Ｆ／πば信号■と［■をφ０でたたき半りロック
分遅らせたもののアンド（負論理オア）をとったもので ＤＴ／Ｒ＝ＲＤ−＝ｊ・ＲＤ−ｈｌｏ（φ０）であり、
回路ではアンド回路（１３）、ランチ回路（４５） 、
オア回路（３２）で実現し“ζいる。
信号ＭＩＩＥＮは、信号ＶＲ−Ｄと一致したタイミング
と信号「Ｗ〒を含む様な形のタイミングとの゛ｒンＦ（
負論理オア）をとったものである。
と信号「Ｗ〒を含む様な形のタイミングとの゛ｒンＦ（
負論理オア）をとったものである。
ここで信号ＭＷＴを含む様な形のタイミングとは、前述
の論理式（ｆｌの信号間ＥＨのごとでありである。回路
では、アント“回路（１Ｂ）、（１９）、ランチ回路（
４７）とランチ回路（４３）、アンド回１１１δ（２２
）、（２４）で信号面画を実現し、最終的には、オア回
路（３４）、アンド回路（２４）とオ゛？回路（２６）
で信号）’ＩＤＩ！Ｎとしている。
の論理式（ｆｌの信号間ＥＨのごとでありである。回路
では、アント“回路（１Ｂ）、（１９）、ランチ回路（
４７）とランチ回路（４３）、アンド回１１１δ（２２
）、（２４）で信号面画を実現し、最終的には、オア回
路（３４）、アンド回路（２４）とオ゛？回路（２６）
で信号）’ＩＤＩ！Ｎとしている。
なお図中Ｃ〜Ｆが論理回路（６）で形成される信号、他
はＣＰＵ等からの信号である。
はＣＰＵ等からの信号である。
そし゛ζ第７図においζ、これらのタイミングのうち、
信号「π下をメモ１月２）のイネーブル端子σπに供給
し、信号ＭＷ〒を着体制御端子ＷＲに供給すると共に、
信号ＤＴ／゛Ｒをパソソア（４）、（５）の方向制御端
子Ｔ／Ｒに供給し、信号圧をイネーブル端子σπに供給
することで、メモ１月２）に対するデータの書込・続出
制御を行うことができる。
信号「π下をメモ１月２）のイネーブル端子σπに供給
し、信号ＭＷ〒を着体制御端子ＷＲに供給すると共に、
信号ＤＴ／゛Ｒをパソソア（４）、（５）の方向制御端
子Ｔ／Ｒに供給し、信号圧をイネーブル端子σπに供給
することで、メモ１月２）に対するデータの書込・続出
制御を行うことができる。
なお（７）は゛ｒドレスバスを示ず。
この装置においζ、バソソア（４）、（５）の方向制御
端子１゛／Ｔには、第８画人に示すようなデータ方向制
御信号Ｄ Ｔ ／πが供給されると共に、第８図Ｂに不
ずようにこの信号の変化するタイミングを含まないデー
タイネーブル信号面■に゛ζ回路の動作が制御される。
端子１゛／Ｔには、第８画人に示すようなデータ方向制
御信号Ｄ Ｔ ／πが供給されると共に、第８図Ｂに不
ずようにこの信号の変化するタイミングを含まないデー
タイネーブル信号面■に゛ζ回路の動作が制御される。
このため装置は、第８図Ｃに示ずようにデータの置体・
続出が行われると共に他の期間はデータバス（３）がフ
ローティング状態とされる。従って方向制御信号Ｄ ｉ
’ ／πの変化時のバッファの不確定時にも、装置がフ
ローティング状態とされるごとになり信号の衝突は発生
しないよ。
続出が行われると共に他の期間はデータバス（３）がフ
ローティング状態とされる。従って方向制御信号Ｄ ｉ
’ ／πの変化時のバッファの不確定時にも、装置がフ
ローティング状態とされるごとになり信号の衝突は発生
しないよ。
・）になる。
さらに第５図は入出力回路を通じての他の装置とのデー
タの凹込・続出時のタイミングチャートを４くず。
タの凹込・続出時のタイミングチャートを４くず。
図におい°ζ、信号−「百１−はオリジナルのイぽ号１
０ＲＩＩを四半クロック縮めたものに相当し１ｏＲ−１
０ＲＱ −ＲＤ＋ ｌ０ＲＱ −ＲＤ （φ０）ごある
。回路では、アンド回路（１１）、ランチ回路（４１）
、アンド回１／８（２０）がこれに相当する。
０ＲＩＩを四半クロック縮めたものに相当し１ｏＲ−１
０ＲＱ −ＲＤ＋ ｌ０ＲＱ −ＲＤ （φ０）ごある
。回路では、アンド回路（１１）、ランチ回路（４１）
、アンド回１／８（２０）がこれに相当する。
信ｑ「ｏｗもオリジナルの信号１０ＲＩＪを頭重クロッ
ク縮めたもので、 １ｏＷ＝ ｌ０Ｒ（Ｊ −ＷＲ＋ ｌ０Ｒ（１−１ｎＲ
（φ０）である。回路では、′ｌンド回１ｉｄ（１２）
、ラッチＩＩ！１ｖＲ（４２） 、アンド回路（２１）
により実現している。
ク縮めたもので、 １ｏＷ＝ ｌ０Ｒ（Ｊ −ＷＲ＋ ｌ０Ｒ（１−１ｎＲ
（φ０）である。回路では、′ｌンド回１ｉｄ（１２）
、ラッチＩＩ！１ｖＲ（４２） 、アンド回路（２１）
により実現している。
１４号１）Ｔ／πは信号■と４石をφ０でたたき半りし
１ツク分遅らせたもののアンド＜＊論理オア）をとった
もので、メモリ書込・続出時と同一である。信号面相は
信号丁江１と一致したタイミングと信号「びＷを含む様
な形あタイミングとのテント（負論理オア）をとったも
ので、発想は信号ＭＤＥＮと同じである。ここで信号「
σＷを含む様な形のタイミングとは、前述の論理式（ｇ
）の信号四ＥＮのごとであり １）ＷＥＮ−１ＯＲ＋１− ＷＲ−１０Ｒ（１・ＷＲ（
φ０）である。回ｌｌ！８では、テント回ｌＩ′８（１
２）、ランチ回路（４Ｂ）、オア回路（３３）で信号昨
’Ｒを実現し、アンド回路（２０）、オア回１＃ （３
３）の出力とオア回路（３７）で信号再正「とし°Ｃい
る。
１ツク分遅らせたもののアンド＜＊論理オア）をとった
もので、メモリ書込・続出時と同一である。信号面相は
信号丁江１と一致したタイミングと信号「びＷを含む様
な形あタイミングとのテント（負論理オア）をとったも
ので、発想は信号ＭＤＥＮと同じである。ここで信号「
σＷを含む様な形のタイミングとは、前述の論理式（ｇ
）の信号四ＥＮのごとであり １）ＷＥＮ−１ＯＲ＋１− ＷＲ−１０Ｒ（１・ＷＲ（
φ０）である。回ｌｌ！８では、テント回ｌＩ′８（１
２）、ランチ回路（４Ｂ）、オア回路（３３）で信号昨
’Ｒを実現し、アンド回路（２０）、オア回１＃ （３
３）の出力とオア回路（３７）で信号再正「とし°Ｃい
る。
なお図中Ｃ−Ｆが論理回路（６）ご形成されるＧｉｔ号
、他はＣＰＵ等からの（百号である。
、他はＣＰＵ等からの（百号である。
そして第７図において、これらのタイミングのうら、信
号「σ■を入出力回路（８）のイネーブル端子σπに供
給し、信号「σＷを舊込制御端子Ｗ玉に供給すると共に
、信号Ｄ Ｔ ／ １Ｔをバッファ（９）の方向制御端
子′Ｉ゛／πに供給し、信号面相をイネーブル端子面に
供給することで、入出力回路（８）を通じ′Ｃの、他装
置〃とのデータの書込・続出制御を行うことができる。
号「σ■を入出力回路（８）のイネーブル端子σπに供
給し、信号「σＷを舊込制御端子Ｗ玉に供給すると共に
、信号Ｄ Ｔ ／ １Ｔをバッファ（９）の方向制御端
子′Ｉ゛／πに供給し、信号面相をイネーブル端子面に
供給することで、入出力回路（８）を通じ′Ｃの、他装
置〃とのデータの書込・続出制御を行うことができる。
そしζこの場合におい°Ｃも第８図に示したと同様の制
御がｊＪわれ、このとき信号の衝突は発η゛しない。
御がｊＪわれ、このとき信号の衝突は発η゛しない。
また第６図はインストラクション・フエツチの場合のタ
イミングチャートを不ず。
イミングチャートを不ず。
この場合は、信号「百方−百ごあり
ＭＲＤ＝Ｍ１−Ｒ１）
である。従ってオリジナルの信号■タイミングと信号Ｍ
ＲＤタイミングは一致したものとなる。
ＲＤタイミングは一致したものとなる。
回路では、アンド回路（１４）がこれに相当する。
また信号ＤＴ／Ｔは信号Ｉ了とＭＡを７丁でたたき半ク
ロック遅らセたもののアンド（負論理オア）をとったも
ので、 Ｄ ′ｒ／π−Ｍゴ・扁１ （￥１） であり、回路ではラッチ回路（４４）とオ°ｒ回路（３
１）がこれに相当する。
ロック遅らセたもののアンド（負論理オア）をとったも
ので、 Ｄ ′ｒ／π−Ｍゴ・扁１ （￥１） であり、回路ではラッチ回路（４４）とオ°ｒ回路（３
１）がこれに相当する。
そしζこれらのタイミングのうち、信号症百万をシステ
ム・プログラム等の書込まれたリードオンリーメモリ
（図示せず）のイネーブル端子に供給し、信号ＤＴ／Ｒ
，ＭＤｌｔＮをメモリに接続された双方向バッファ（図
示せず）に供給湯るごとにより、］−述と同様に第８図
に〉Ｊクシた制御が行われ、このとき信号の待１突は発
生しない。
ム・プログラム等の書込まれたリードオンリーメモリ
（図示せず）のイネーブル端子に供給し、信号ＤＴ／Ｒ
，ＭＤｌｔＮをメモリに接続された双方向バッファ（図
示せず）に供給湯るごとにより、］−述と同様に第８図
に〉Ｊクシた制御が行われ、このとき信号の待１突は発
生しない。
こうしＣメです等に対１−るデータの書込・読出制御が
行われるわりであるが、この装置によれば双方向バッフ
ァ回路の方向切換時には装置がフローディング状態とさ
れ′Ｃいるので、信号の衝突が起こらず、それによる障
害の発生ずるおそれがない。
行われるわりであるが、この装置によれば双方向バッフ
ァ回路の方向切換時には装置がフローディング状態とさ
れ′Ｃいるので、信号の衝突が起こらず、それによる障
害の発生ずるおそれがない。
また制御がＣＰ［Ｊの動作のサイクル内で完結するので
、ＣＰＵに待機をかける必要がなく、遅滞のない動作が
１１われる。
、ＣＰＵに待機をかける必要がなく、遅滞のない動作が
１１われる。
なおりＭＡやマルチＣＰＵにおい′Ｃ１アトルスハスや
コントロールハスに双方向バッファ回路ヲ設ける場合に
も適用できる。
コントロールハスに双方向バッファ回路ヲ設ける場合に
も適用できる。
発明の効果
本発明によれは、データバス等での信号の衝突を防止す
ることができるようになった。
ることができるようになった。
第１図、第２１ン１は従来の装置の説明のための図、第
３図は本発明の一例の構成図、第４図〜第８図はその説
明のための図である。 Ｔｌ）はＣＩ） Ｕ、 １２）はメモリ、（３）はデー
タバス、（４）、（５）は双方向バッファ、（６）は論
理回路、（１１）〜（２４）はアンド回路、（３１）〜
（３８）はオア回路、（４１）〜（４８）はランチ回路
である。 第１図 第２図 第６図 第８図 ＣＤＡＴＡ７０−ｆｌｙ７”
３図は本発明の一例の構成図、第４図〜第８図はその説
明のための図である。 Ｔｌ）はＣＩ） Ｕ、 １２）はメモリ、（３）はデー
タバス、（４）、（５）は双方向バッファ、（６）は論
理回路、（１１）〜（２４）はアンド回路、（３１）〜
（３８）はオア回路、（４１）〜（４８）はランチ回路
である。 第１図 第２図 第６図 第８図 ＣＤＡＴＡ７０−ｆｌｙ７”
Claims (1)
- ＣＰＵの設けられた基板と、少なくともメモリまたは入
出力回路の設けられた基板とが別体に構成されたマイク
ロコンピュータ装置におい°ζ、上記基板間のハスライ
ンの接続を行うに当り、少なくともデータバスの接続に
は双方向バッファ回路が設けられ、上記ＣＰＵからの少
なくとも書込・読出制御信号、上記メモリまたは入出力
回路の動作制御信号及びクロック信号を用いζ、上記双
方向バッファ回路の方向を切換えるデータ方向制御信号
と、このデータ方向制御信号の変化するタイミングを含
まない期間に上記メモリまたは入出力回路の書込・続出
状態とし他の期間にフ１コーティング状態とするデータ
イネーブル信号とを形成する手段を設けたことを特徴と
するマイクロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187336A JPS6079454A (ja) | 1983-10-06 | 1983-10-06 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187336A JPS6079454A (ja) | 1983-10-06 | 1983-10-06 | マイクロコンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079454A true JPS6079454A (ja) | 1985-05-07 |
Family
ID=16204212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187336A Pending JPS6079454A (ja) | 1983-10-06 | 1983-10-06 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079454A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734230A (en) * | 1980-07-21 | 1982-02-24 | Ibm | Signal sequencing circuit |
-
1983
- 1983-10-06 JP JP58187336A patent/JPS6079454A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734230A (en) * | 1980-07-21 | 1982-02-24 | Ibm | Signal sequencing circuit |
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