JPS607808B2 - キ−入力回路 - Google Patents
キ−入力回路Info
- Publication number
- JPS607808B2 JPS607808B2 JP54107941A JP10794179A JPS607808B2 JP S607808 B2 JPS607808 B2 JP S607808B2 JP 54107941 A JP54107941 A JP 54107941A JP 10794179 A JP10794179 A JP 10794179A JP S607808 B2 JPS607808 B2 JP S607808B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- gate
- circuit
- output
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は各種電子機器に用いられるキー入力回路に関す
る。
る。
この種の従来のキー入力回路は第１図に示すように構成
されている。
されている。
すなわちＴ，一Ｔ４行とＫ，−Ｋ列とのマトリクスの各
交叉部にキースィッチＳ，〜Ｓ，６が設けられており、
Ｔ，〜Ｔ４行には各対応して第２図に示すように順次繰
り返し発生するタイミングパルスＴ，〜Ｔ４が導入され
る。このタイミングパルスＴ，〜Ｔ４は分配回路１に導
かれて、４ビツトノぐルス「１０００」，「０１００」
，「００１０」，「０００１」が比較回路２，〜２，６
のうち各対応して第１〜第４比較回路、第５〜第８比較
回路、第９〜第１２比較回路、第１３〜第１６比較回路
へ分配される。上記各比較回路２，〜２，６には、キー
スィッチＳ，〜Ｓ，６のオン操作に応じて出力するＫ，
〜Ｋ４列の４ビットパルスが導かれる。各比較回路２，
〜２，６は両入力の一致により一致パルスを出力するも
ので、各比較回路２，〜２，６はそれぞれ対応してキー
スィッチＳ，〜Ｓ，６のオン出力を発生する。この各比
較回路２，〜２，６の出力はバィナリ化回路３に導かれ
、４ビット（Ａ，Ｂ，Ｃ，Ｄ）のバィナリコード‘こ変
換されてキー入力信号となる。しかし上言己したような
キー入力回路は、マトリクス回路のほかに分配回路１，
比較回路２，〜２，６，バィナリ化回路および多数の配
線を必要とし、構成が複雑である。本発明は上記の事情
に鑑みてなされたもので、簡単な回路構成によりキー入
力信号を生成し得るキー入力回路を提供するものである
。
交叉部にキースィッチＳ，〜Ｓ，６が設けられており、
Ｔ，〜Ｔ４行には各対応して第２図に示すように順次繰
り返し発生するタイミングパルスＴ，〜Ｔ４が導入され
る。このタイミングパルスＴ，〜Ｔ４は分配回路１に導
かれて、４ビツトノぐルス「１０００」，「０１００」
，「００１０」，「０００１」が比較回路２，〜２，６
のうち各対応して第１〜第４比較回路、第５〜第８比較
回路、第９〜第１２比較回路、第１３〜第１６比較回路
へ分配される。上記各比較回路２，〜２，６には、キー
スィッチＳ，〜Ｓ，６のオン操作に応じて出力するＫ，
〜Ｋ４列の４ビットパルスが導かれる。各比較回路２，
〜２，６は両入力の一致により一致パルスを出力するも
ので、各比較回路２，〜２，６はそれぞれ対応してキー
スィッチＳ，〜Ｓ，６のオン出力を発生する。この各比
較回路２，〜２，６の出力はバィナリ化回路３に導かれ
、４ビット（Ａ，Ｂ，Ｃ，Ｄ）のバィナリコード‘こ変
換されてキー入力信号となる。しかし上言己したような
キー入力回路は、マトリクス回路のほかに分配回路１，
比較回路２，〜２，６，バィナリ化回路および多数の配
線を必要とし、構成が複雑である。本発明は上記の事情
に鑑みてなされたもので、簡単な回路構成によりキー入
力信号を生成し得るキー入力回路を提供するものである
。
以下図面を参照して本発明の一実施例を詳細に説明する
。
。
第３図において、Ｔ，〜Ｔ４行の信号線とＫ，〜Ｋ４列
の信号線との各交叉部にキースィツチＳｏ〜Ｓ，５が接
続され、キーマトリクス回路１０が形成されている。
の信号線との各交叉部にキースィツチＳｏ〜Ｓ，５が接
続され、キーマトリクス回路１０が形成されている。
上記Ｋ．〜Ｋ４信号線はそれぞれプルダウン用抵抗Ｒを
介して接地され、Ｋ２，Ｋ信号線はオアゲートＰ，の二
入力艦に接続され、Ｋ３，Ｋ４信号線はオアゲートＰ２
の二入力端に接続され、Ｋ，〜Ｋ４信号線はオアゲート
Ｐ３の四入力端に接続されている。またＴ，，Ｔ４信号
線はオアゲートＰ４の二入力端に接続され、Ｔ３，Ｔ４
信号線はオアゲートＰ５の二入力端に接続されている。
そしてオアゲートＰ３，Ｐ４の出力線はアンドゲートＰ
６の二入力端に接続され、オアゲートＰ３，Ｐ５の出力
機はアンドゲートＰ７の二入力端に接続されている。そ
してオアゲートＰ，の出力Ａ、オアゲートＰ２の出力Ｂ
、アンドゲートＰ６の出力Ｃ、アンドゲートＰ７の出力
Ｄよりなる４ビット出力がキー入力信号となる。上記構
成において、Ｔ，〜Ｔ４信号線には各対応して第２図に
示したようなタイミングパルスＴ，〜Ｔ４が導かれる。
したがって奇数番号のキースイッチＳ，，Ｓ３，…，Ｓ
，３， Ｓ，５のいずれかがオン操作されたとき、オア
ゲートＰ，にパルス出力“１”が現われ、他のスイッチ
がオン操作されたときには“０”出力が現われる。また
キースィッチＳ２，Ｓ３，Ｓ６，Ｓ７，Ｓ，ｏ，Ｓ，．
，Ｓ，４，Ｓ，５のいずれかがオン操作されたとき、オ
アゲートＰ２にパルス出力“１”が現われる。またキー
スイツチＳｏ〜Ｓ，５のいずれかがオン操作されたとき
にオアゲートＰ３にパルス出力“１”が現われ、キース
ィツチＳ４〜Ｓ７，Ｓ，２〜Ｓ，５のいずれかがオン操
作されたときにオアゲートＰ４にパルス出力“１”が現
われ、キースィッチＳ５〜Ｓ，５のいずれかがオン操作
されたときにオアゲートＰ６にパルス出力“１”が現わ
れる。したがつてアンドゲートＰ６はキースイツチＳ４
〜Ｓ７，Ｓ，２〜Ｓ，５のいずれかがオン操作されたと
きにパルス出力“１”が現われ、アンドゲートＰ７には
キースイッチＳ６〜Ｓ，５のいずれかがオン操作された
ときにパルス出力“１”が現われる。以上のキースイツ
チＳｏ〜Ｓ，５のオン操作と４ビット出力Ａ〜Ｄの関係
は下表の如くなり、４ビット出力Ａ〜Ｄはオン操作され
たキースイッチの番号のバィナリコードを表わしている
。
介して接地され、Ｋ２，Ｋ信号線はオアゲートＰ，の二
入力艦に接続され、Ｋ３，Ｋ４信号線はオアゲートＰ２
の二入力端に接続され、Ｋ，〜Ｋ４信号線はオアゲート
Ｐ３の四入力端に接続されている。またＴ，，Ｔ４信号
線はオアゲートＰ４の二入力端に接続され、Ｔ３，Ｔ４
信号線はオアゲートＰ５の二入力端に接続されている。
そしてオアゲートＰ３，Ｐ４の出力線はアンドゲートＰ
６の二入力端に接続され、オアゲートＰ３，Ｐ５の出力
機はアンドゲートＰ７の二入力端に接続されている。そ
してオアゲートＰ，の出力Ａ、オアゲートＰ２の出力Ｂ
、アンドゲートＰ６の出力Ｃ、アンドゲートＰ７の出力
Ｄよりなる４ビット出力がキー入力信号となる。上記構
成において、Ｔ，〜Ｔ４信号線には各対応して第２図に
示したようなタイミングパルスＴ，〜Ｔ４が導かれる。
したがって奇数番号のキースイッチＳ，，Ｓ３，…，Ｓ
，３， Ｓ，５のいずれかがオン操作されたとき、オア
ゲートＰ，にパルス出力“１”が現われ、他のスイッチ
がオン操作されたときには“０”出力が現われる。また
キースィッチＳ２，Ｓ３，Ｓ６，Ｓ７，Ｓ，ｏ，Ｓ，．
，Ｓ，４，Ｓ，５のいずれかがオン操作されたとき、オ
アゲートＰ２にパルス出力“１”が現われる。またキー
スイツチＳｏ〜Ｓ，５のいずれかがオン操作されたとき
にオアゲートＰ３にパルス出力“１”が現われ、キース
ィツチＳ４〜Ｓ７，Ｓ，２〜Ｓ，５のいずれかがオン操
作されたときにオアゲートＰ４にパルス出力“１”が現
われ、キースィッチＳ５〜Ｓ，５のいずれかがオン操作
されたときにオアゲートＰ６にパルス出力“１”が現わ
れる。したがつてアンドゲートＰ６はキースイツチＳ４
〜Ｓ７，Ｓ，２〜Ｓ，５のいずれかがオン操作されたと
きにパルス出力“１”が現われ、アンドゲートＰ７には
キースイッチＳ６〜Ｓ，５のいずれかがオン操作された
ときにパルス出力“１”が現われる。以上のキースイツ
チＳｏ〜Ｓ，５のオン操作と４ビット出力Ａ〜Ｄの関係
は下表の如くなり、４ビット出力Ａ〜Ｄはオン操作され
たキースイッチの番号のバィナリコードを表わしている
。
上述したようなキー入力回路は、キーマトリクス回路１
０の出力信号線（Ｋ，〜Ｋ信号線が対応）に、キースィ
ッチが操作された状態で該操作されたキースィッチを含
む出力信号線毎のビット出力を得る第１のゲート回路（
オアゲートＰ，〜Ｐ３が対応）を接続するとともに、キ
−マトリクス回路１ ０の入力信号線（Ｔ，〜Ｔ４信号
線が対応）に、操作されたキースィッチを含む入力信号
線毎のビット出力を得る第２のゲート回路（オアゲート
Ｐ４，Ｐ５が対応）を接続し、上記第１及び第２のゲー
ト回路の出力に基づいてキースィッチに付与された番号
のバィナリコードの各ビット出力を得る第３のゲート回
路（アンドゲートＰ６，Ｐ７が対応）を設けるようにし
たものである。
０の出力信号線（Ｋ，〜Ｋ信号線が対応）に、キースィ
ッチが操作された状態で該操作されたキースィッチを含
む出力信号線毎のビット出力を得る第１のゲート回路（
オアゲートＰ，〜Ｐ３が対応）を接続するとともに、キ
−マトリクス回路１ ０の入力信号線（Ｔ，〜Ｔ４信号
線が対応）に、操作されたキースィッチを含む入力信号
線毎のビット出力を得る第２のゲート回路（オアゲート
Ｐ４，Ｐ５が対応）を接続し、上記第１及び第２のゲー
ト回路の出力に基づいてキースィッチに付与された番号
のバィナリコードの各ビット出力を得る第３のゲート回
路（アンドゲートＰ６，Ｐ７が対応）を設けるようにし
たものである。
したがってこのようなキー入力回路によれば、従来のよ
うな分配回路、比較回路群、バィナリ化回路を必要とす
るキー入力回路に比べて構成が至って簡単であり、コス
ト、保守等の面で有利である。
うな分配回路、比較回路群、バィナリ化回路を必要とす
るキー入力回路に比べて構成が至って簡単であり、コス
ト、保守等の面で有利である。
第１図は従来のキー入力回路を示す構成図、第２図は第
１図の動作を説明するために示すタイミング波形図、第
３図は本発明に係るキー入力回路の一実施例を示す構成
図である。 １０・・・…キーマトリクス回路、Ｓｏ〜Ｓ，５……キ
ースイツチ、Ｐ，〜Ｐ７……ゲート。 第１図 第２図 第３図
１図の動作を説明するために示すタイミング波形図、第
３図は本発明に係るキー入力回路の一実施例を示す構成
図である。 １０・・・…キーマトリクス回路、Ｓｏ〜Ｓ，５……キ
ースイツチ、Ｐ，〜Ｐ７……ゲート。 第１図 第２図 第３図
Claims (1)
- １ 複数の入力信号線に順次繰り返しタイミングパルス
が導かれ複数の出力信号線との交叉部にそれぞれキース
イツチが接続されたキーマトリクス回路と、このキーマ
トリクス回路の複数の出力信号線に接続され前記キース
イツチか操作された状態で該操作されたキースイツチを
含む前記出力信号線毎のビツト出力を得る第１のゲート
回路と、前記キーマトリクス回路の入力信号線に接続さ
れ前記キースイツチが操作された状態で該操作されたキ
ースイツチを含む前記入力信号線毎のビツト出力を得る
第２のゲート回路と、前記第１及び第２のゲート回路の
出力に基づいて前記キースイツチに付与された番号のバ
イナリコードの各ビツト出力を得る第３のゲート回路と
を具備することを特徴とするキー入力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107941A JPS607808B2 (ja) | 1979-08-24 | 1979-08-24 | キ−入力回路 |
| US06/170,179 US4408184A (en) | 1979-08-24 | 1980-07-18 | Keyboard switch circuit |
| DE3031383A DE3031383C2 (de) | 1979-08-24 | 1980-08-20 | Anordnung zur manuellen Eingabe kodierter Daten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107941A JPS607808B2 (ja) | 1979-08-24 | 1979-08-24 | キ−入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5631126A JPS5631126A (en) | 1981-03-28 |
| JPS607808B2 true JPS607808B2 (ja) | 1985-02-27 |
Family
ID=14471921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54107941A Expired JPS607808B2 (ja) | 1979-08-24 | 1979-08-24 | キ−入力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4408184A (ja) |
| JP (1) | JPS607808B2 (ja) |
| DE (1) | DE3031383C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0094130B1 (en) * | 1982-05-07 | 1987-01-21 | Philips Electronics Uk Limited | Data entry keyboard apparatus |
| US4725816A (en) * | 1984-12-10 | 1988-02-16 | John Fluke Mfg. Co., Inc. | Matrix keyboard encoder circuit |
| US4706068A (en) * | 1985-01-30 | 1987-11-10 | Wyse Technology, Inc. | Four wire keyboard interface |
| JPS61223924A (ja) * | 1985-03-29 | 1986-10-04 | Hitachi Ltd | 信号伝送方式 |
| US4888600A (en) * | 1988-01-29 | 1989-12-19 | International Business Machine Corp. | Keyboard arrangement with ghost key condition detection |
| TW314677B (en) * | 1996-12-19 | 1997-09-01 | Holtek Microelectronics Inc | Method of improved keyboard scanning and diode selection interface circuit and device thereof |
| TW326609B (en) * | 1996-12-19 | 1998-02-11 | Holtek Microelectronics Inc | The selecting interface circuit scanning method and apparatus for keyboard and resistance |
| FR2872932B1 (fr) * | 2004-07-09 | 2008-05-09 | Alcatel Sa | Clavier de saisie a nombre de touches accru, pour un equipement electronique a nombre de pattes de connexion limite |
| US7849240B2 (en) * | 2007-09-29 | 2010-12-07 | Zoran Corporation | Methods and systems of scanning an input device having multiple key switches |
| CN102075195B (zh) * | 2009-11-19 | 2014-09-17 | 深圳富泰宏精密工业有限公司 | 按键编码电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1569618A (ja) * | 1967-12-08 | 1969-06-06 | ||
| US3778815A (en) * | 1971-05-17 | 1973-12-11 | Rca Corp | Keyboard encoder |
| DE2543406A1 (de) * | 1975-09-29 | 1977-04-07 | Siemens Ag | Schaltungsanordnung zum ansteuern eines binaere codezeichen aussendenden zeichengebers mittels eines tastenfeldes in fernmelde-, insbesondere fernsprechanlagen |
| JPS5477532A (en) * | 1977-12-02 | 1979-06-21 | Matsushita Electric Ind Co Ltd | Key identifying circuit |
| JPS5477534A (en) * | 1977-12-02 | 1979-06-21 | Matsushita Electric Ind Co Ltd | Digital input circuit |
| US4234871A (en) * | 1978-06-06 | 1980-11-18 | Ing. C. Olivetti & C., S.P.A. | Capacitive keyboard for data processing equipments |
-
1979
- 1979-08-24 JP JP54107941A patent/JPS607808B2/ja not_active Expired
-
1980
- 1980-07-18 US US06/170,179 patent/US4408184A/en not_active Expired - Lifetime
- 1980-08-20 DE DE3031383A patent/DE3031383C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5631126A (en) | 1981-03-28 |
| DE3031383C2 (de) | 1988-05-05 |
| US4408184A (en) | 1983-10-04 |
| DE3031383A1 (de) | 1981-03-12 |
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