JPS6073752A

JPS6073752A - ２誤り訂正リ−ドソロモン符号のパリテイ生成回路

Info

Publication number: JPS6073752A
Application number: JP58181198A
Authority: JP
Inventors: Kazuo Ishida; 和雄石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1985-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は２誤り訂正リードソロモン符号のパリティ生成
回路に関する。

背景技術とその問題点２誤シ訂正リ一ドソロモン符号のパリティ生成回路は未
だ提案されていない。

発明の目的かかる点に鑑み、本発明は回路構成が簡単で、しかも符
号化法を容易に拡張できる２誤シ訂正リードソロそン符
号のノ母すテイ生成回路を提案しようとするものである
。

発明の概要本発明による２誤シリ一ドソロモン符号のパリティ生成
回路は、デジタルデータ信号を供給してその巣位ブロッ
クを構成するｎ個のワード信号Ｗｏ、Ｗ、・・・Ｗｎ−
１を供給して、αを原始元とするとき、第１〜第４の出
カニ（α）、■（α２）　、　Ｉ（α３）。

Ｉ（α４）、即ち −ｕ ■（α４）＝ΣＷｌ　（Ｘ’　（１＋す４を得る第１〜第４の幕級数演算回路と、この第１〜第４
の幕級数演算回路よりの第１〜第４の出力■（α）、■
（α２）　、　Ｉ（α’）　、　Ｉ（α４）が夫々供給
される４個ずつのα！（但し、Ｘは所定の正の整数）の
乗算回路と、との１６個の乗算回路の各出力が供給され
て、第１〜第４のパリティαｍＯ，αｍ１＃αｍ２゜α
ｍ３、即ち、ａ′ｒ１０−Ｉ噂４９十■（α２）α１０２＋（α３）
α１００＋■（α４）α４３♂１＝庚α１［１１＋Ｉ　
（α２）α２＋（α５）α５９＋Ｉ（α４）α９６♂２
　＝＝　Ｉ（ロ）α９８＋Ｉ（α２）α５８＋（α３）
α１２５＋ｒ　（α４）α９４ｄ弓＝■に）α４°＋Ｉ
（α２）α９４＋（α３）α９３＋Ｉ（α４）α３７を
得る加算回路群とを有するものである。

かかる本発明によれば、回路構成が簡単で、しかも符号
化法を容易に拡張できる２誤シ訂正ＩＪ−ドソロモン符
号のパリティ生成回路を得ることができる。

実施例先ず、２誤シ訂正リ一ドソロモン符号の理論について詐
明する。２誤シ訂正リ一ドソロモン符号の生成多項式〇
　（ｘ）は次式のように表わされる。但し、Ｘはガロア
体の元、αは原始元である。

ａ（ｘ）＝（ｘ＋αｔ＋１　）　、　（ｘ十αｔ＋２）
・（ｘ十αｔ＋３）、（ｘ＋α”）　・（１）（１）式
に於いて、一般性を失うことなく１＝０と置くと、次式
が得られる。

Ｇ（ｘ）＝（ｘ＋α）−（、＋α２）・（ｘ−Ｆｃｔ３
）・（ｘ＋α’　）　・（２）又、符号語Ｆ　（ｘ）は
次式に示す如く、情報部１　（ｘ）と検査部Ｑ　（ｘ）
との和で表わされる。

Ｆ　ＣＩＣ）＝　Ｉ　（Ｘ）十Ｑ　（Ｘ）　・・・＝　
（３）但し、情報部Ｉ　（ｘ）の最低次数は生成多項式
〇　（ｘ）の最高次数、即ち４に等しい。又、検査部Ｑ
　（Ｘ）の最低次数は生成多項式Ｇ←）の最高次数、即
ち４よシ小さい。従って、符号語Ｆ　（ｘ）は一般性を
失うととガく次式のように表わされる。

Ｆ（Ｘ）＝Ｉ　（Ｘ）−１−αｍ３ｘ３＋αｍ２ｘ２＋
αｍ１ｘ＋αｍ０・・・・・・（４）ここで、αｍ３．
αｍ２．αｍ１．αｍ０は、ガロア体ＧＦ（２”）上の
元である。従って、情報部Ｉ　（ｘ）は次式のように表
わされる。

Ｉ　（ｘ）＝αｍｌ　ｘｉ＋αｍｔ−１ｘｉ″″１　＋
・、・、・、＋α”ｘ’　＝　（５）ここで、上述の符
号語Ｆ　（ｘ）に対するシンドロームＳ、　、　８２．
　Ｓ、　、　Ｓ４は、誤シが無ければ夫々次式のように
表わされる。

ｓ、＝ＩＵ＋ａｍ”−１−ａｍ２＋２＋（ｌｎ１＋１＋
α”０＝Ｏ−（６）（５）ｓ３＝ｔ（ａ３）十ｃｌｎ３”　＋ａ””＋ｃ／””＋
ａ”＝０−、・（Ｂ）ｓ４＝■（α’）＋ａ””＋ａ”
８−Ｈ””−Ｈ”＝（＋　曲・・（９）以上の（６）〜
（９）式から、第１〜第４のパリティ（パリティワード
）αｍ３１αｍ２．αｍｌ、α町をめて、情報データに
付加すれば、情報データの２誤シリ一ドソロモン符号化
を行なうことができる。

具体例として、がロア体ＧＦ（２°戸場合の符号化につ
いて説明する。上述の式（６）　、、　（７）　、　（
８）　、　（９）式から、次のマトリクス式が与えられ
る。

次に、Ｄ　＋　Ｉ）１　＊　Ｄ２　＊　Ｄ３　＊　Ｄ４
を次のように定義する。

かくすると、第１〜第４のノやリテイαｍ０・αｍｌ。

αｍ！、αｍ３は夫々次式のように表わされる。

α”’＝Ｄ、／１）＝ＩＵα’９−）−Ｉ（α２）ｃｘ
１０２−１−ｚ（ａ’）ａｌｏｏ−１−ｘ（α’）α４
３−ａｎα”’＝Ｄ＄＝Ｉｔりα１０１＋Ｉ（ｃＸ２）
α２＋Ｉ（α３）α５９＋Ｉ（（１’）ｃＸ”　・ｏｉ
ａｍ”＝ｏ、／Ｄ＝ｘ＠”）α９８＋Ｉ（ａ２）α５８
＋Ｉ（ａ３）α１２５−＋−■（α’）α９４・ａｓα
ｍ３＝Ｄ／／ｂ＝■啄μ４０＋Ｉ（α２）α９４＋Ｉ（
ａ５）α９３＋Ｉ（♂）α３７、．０１次に図を参照し
て、本発明の一実旋例を討明する。ｔは例えば７ビツト
パラレルのデジタルデータ信号の供給される入力端子で
ある。この入力デジタルデータ信号は、爪付ブロック内
に１ワード７ビツトでｎワードのワード信号が含まれて
いる。

このｎ個のワード信号をＷ。、Ｗ、・・・Ｗｎ−、とす
る。

ｎとしては例えば２３である。

入力端子ｔからのデジタルデータ信号はラッチ回路（以
下、ラッチ回路は総てＤ形フリップフロップ回路にて構
成される）Ｄ、に供給され、その出力は第１〜第４の幕
級数演算回路ｐｓｏｐ、　、　ｐｓＯＰ２゜ｐｓｏｐ　
、　ｐｓｏｐ４に共通に供給される。

第１の幕級数演算回路ｐｓｏｐ、は、ラッチ回路り。

及びり４．よシの出力の供給される排他的論理和回路Ｅ
Ｒ１と、その出力の供給されるαの乗算回路Ｍ１１と、
その出力の供給されるラッチ回路り１．と、α乗算回路
Ｍ１１の出力の供給されるα５乗算回路Ｍ、２と、その
出力の供給されるラッチ回路Ｄ１２とから構成される。

そして、α３乗算回路Ｍ１２の出力側には、出力Ｉ呻層Ｗ１ｃＥｉ＋４　・・・・・・・・・翰ｌ；０が得られて、ラッチ回路り、２に供給されてラッチされ
る。

第２の幕級数演算回路ｐｓｏｐ２は、ラッチ回路Ｄ１及
びＤ２１よシの出力の供給される排他的論理和回路ＥＲ
２と、その出力の供給されるα乗算回路Ｍ２１と、その
出力の供給されるラッチ回路Ｄ２．と、α２乗算回路Ｍ
２１の出力の供給されるα６乗算回路Ｍ２２と、その出
力の供給されるラッチ回路Ｄ２２とから構成される。そ
して、α６乗算回路Ｍ２□の出力側には、出力（９）が得られて、ラッチ回路Ｄ２□に供給されてラッチされ
る。

第３の幕級数演算回路ｐｓｏｐ、は、ラッチ回路り。

及びＤ３１よシの出力の供給される排他的論理和回路Ｅ
Ｒ３と、その出力の供給されるα乗算回路Ｍ３１と、そ
の出力の供給されるラッチ回路Ｄ３．と、α３乗算回路
Ｍ３．の出力の供給されるα乗算回路Ｍ３２と、その出
力の供給されるラッチ回路Ｄ３２とから構成される。そ
して、α９乗算回路Ｍ３２の出力側には、出力ｌ＝υ が得られて、ラッチ回路Ｄ３２に供給されてラッチされ
る。

第４の幕級数演算回路ＰＳＯＰ４は、ラッチ回路り。

及びＤ４．よりの出力の供給される排他的論理和回路Ｅ
Ｒ４と、その出力の供給されるα４乗算回路Ｍ４１と、
その出力の供給されるラッチ回路Ｄ４．と、α４乗算回
路Ｍ４．の出力の供給されるα１２乗算回路Ｍ４２と、
その出力の供給されるラッチ回路Ｄ４２と（１０）から構成される。そして、α１２乗算回路Ｍ４２の出力
側には、出力１＝ｕが得られて、ラッチ回路Ｄ４２に供給されてラッチされ
る。

第１の幕級数演算回路ｐｓｏｐ、の出力Ｉに）は、α４
９．α１０１．α９Ｂ、α４０乗算回路Ｍ１３＊　Ｍ１
４　＊Ｍ１５１　Ｍ１６に共通に供給され、その各出力
が夫々ラッチ回路Ｄ　、Ｄ　、Ｄ　、Ｄ　に供給されて
１３　１４　１５　１６ラツチされる。

第２の幕級数演算回路ＰＳＯＰ２の出カニ（α２）は、
α　、α　、α　、α　乗算回路Ｍ２５　＊　Ｍ２４　
＊Ｍ２５　”２６に共通に供給され、その各出力が夫々
ラッチ回路Ｄ２５１　Ｄ２４　＃　Ｄ２５　’　Ｄ２６
に供給されてラッチされる。

第３の幕級数演算回路ｐ　ｓｏｐ　３の出カニ（α３）
は、α　、α　、α　、α　乗算回路ＭＢ５　＋　ＭＢ
２　＊Ｍ３５　Ｍ　ＭＢ２に共通に供給され、その各出
力が夫々ラッチ回路Ｄ　、Ｄ　、Ｄ　、Ｄ　に供給され
て５５　３４　５５　３６ラツチされる。

第４の暮級数演算回路ＰＳＯＰ４の出力■（α４）は、
α４３．α９６．α９４．α３７乗算回路Ｍ　、Ｍ　。

４３　４４Ｍ２Ｓ　”４６に共通に供給され、その各出力が夫々ラ
ッチ回路Ｄ　、Ｄ　、Ｄ　、Ｄ　に供給されて４５　４
４　４５　４６ラツチされる。

排他的論理和回路ＥＲに、ラッチ回路り、３１Ｄ２３の
出力が供給され、排他的論理和回路ＥＲ６に、ラッチ回
路Ｄ　、Ｄ　の出力が供給され、排他論１４　２４理和回路ＥＲに、ラッチ回路Ｄ　、Ｄ　の出力が７　１
５　２５供給され、排他的論理和回路ＥＲ８に、ラッチ回路Ｄ　
、Ｄ　の出力が供給されて夫々加算される。

１６　２６排他的論理和回路ＥＲに、ラッチ回路Ｄ５３゜Ｄ　の出
力が供給され、排他的論理和回路ＥＲ，，。

３に、ラッチ回路Ｄ　、Ｄ　の出力が供給され、排３４　
４４他論理和回路ＥＲ１，に、ラッチ回路Ｄ５５　’　Ｄ４
５の出力が供給され、排他的論理和回路ＥＲ４２に、ラ
ッチ回路Ｄ　、Ｄ　の出力が供給されて夫々加算され３
６　４６る。

排他的論理和回路ＥＲ１３に、排他的論理和回路ＥＲ，
、ＥＲ，の出力が供給され、排他的論理和回路ＥＲ１４
に、排他的論理和回路ＥＲ６，ＥＲ４゜の出力が供給さ
れ、排他的論理和回路ＥＲ１５に、排他的論理和回路Ｅ
Ｒ，＃　ＥＲ，、の出力が供給され、排他的論理和回路
ＥＲ，６に、排他的論理和回路ＥＲ８＃　ＥＨ１１の出
力が供給されて夫々加算される。そして、各排他的論理
和回路ＥＲ１３＃　ＥＨ１１＊　ＥＨ１１ｅ　ＥＲ１６
の各出力が夫々ラッチ回路Ｄ　、Ｄ　、Ｄ　、Ｄ　に供
５０　５１　５２　５５給され、出力端子ｔ。＋　ｊｌ　＋　ｊ２　＋　ｊ３に
夫々式０６〜０呻に示した如き第１〜第４のノ４リテイ
αｍ（１゜α町、α１．αｍ３が出力される。

尚、乗算回路はＴマトリクス回路あるいはＲＯＭ、にて
構成することができる。

上述せる本発明によれば、回路構成が簡単で、符号化法
を容易に拡張することのできる２誤シ訂正リ一ドソロモ
ン符号のパリティ生成回路を得ることができる。即ち、
デジタルデータ信号のワード信号のビット数を任意に変
えて、符号化法を拡張することができる。

発明の効果（１３）上述せる本発明によれば、回路構成が簡単で、しかも符
号化法を容易に拡張することのできる、２誤シ訂正リ一
ドソロモン符号のｉＪ？リティ生成回路を得ることがで
きる。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック線図である。ＰＳＯＰｌ・・・ＰＳＯＰ４は第１〜第４の幕級数演算
回路、Ｍｌｌ　１　Ｍ１２　＃　Ｍ２１　＃　Ｍ２２　
＃　Ｍ３１１　Ｍ５２　’　Ｍ４１１Ｍ４２１　Ｍ１７
５・・・Ｍ１６　’　Ｍ２Ｒ・・・’２４１　Ｍ２Ｓ・
・・ＭＢ２・Ｍ２Ｒ・・・Ｍ４６は乗算回路、ＥＲ，・
・・ＥＲ，６は加算回路としての排他的論理和回路であ
る。（１４）手続補正書昭和５９年　１月　１７日昭和５８年特許願第　１８１１９８号２、発明の名称　２ｇり訂正リードンロモン符号のパリ
ティ生成回路３、補正をする者事件との関係　特許出願人住所　東京部品用区北品用６丁目７番３５号名称（２１
８）　ソニー株式会社代表取締役　大　賀　典　雄４、代　理　人　東京都新宿区西新宿１丁目８番１号（
ｊ冊ｔビル）５、補正命令の日付　昭和　年　月　Ｈ６
、補正により増加する発明の数７、補　正　の　対象　明細書の発明の旺ｉ＃ＩＩな睨
明のイ１制８、補正の内容（１）明細書中、第４頁下から４行「Ｘはガロア体の元
、」とあるを削除する。（２）　同、第５頁７行「最低次数」とあるな「最高次
数」と訂正する。以上

Claims

【特許請求の範囲】デジタルデータ信号を供給してその単位ブロックを構成
するｎ個のワード信号Ｗ。、Ｗｌ・・・Ｗｎ−１を供給
して、αを原始光とするとき、第１〜第４の出力Ｉ（α
）、Ｉ（α２）、Ｉ（α’）、Ｉ（α４）、即ち■（α
）＝γ１ｗｉαｉ＋４ｔ−。Ｉ（α２）＝ΣＷ１α２（ｌ＋４）ＭＯ ■（α４）＝ΣＷｉα４（ｌ＋４） −０を得る第１〜第４の幕級数演算回路と、該第１〜第４の
幕級数演算回路よシの第１〜第４の出力Ｘ（α）、■（
α２）、■（α３）　、　Ｉ（α４）が夫々供給される
４個ずつのαＸ（但し、Ｘは所定の正の整数）の乗算回
路と、骸１６個の乗算回路の各出力が供給されて、第１
〜第４０ノ母リテイαｍｏ、αｍｌ、αｍ２゜αｍ３、
即ち、 α町＝工に）α４９＋Ｉ（α２）α１０２　＋Ｉ　（α
３）α１００＋Ｉ（α４）α４３（Ｅ”　＝Ｉ宰１０’
−１−Ｉ　（α２）（Ｘ２−１−Ｉ（（Ｚ３）α５９−
１−Ｉ（（！’）（Ｘ”αｎ″′＝■に）α９８十Ｉ（
α２）α５８＋工（α５）α１２５＋Ｉ（α４）α９４
ａ”’　＝　Ｉ←μ４０＋　Ｉ（ｃｘ２）α”　−Ｈ（
α’）α”　＋！（α’）α”を得る加算回路群とを有
することを特徴とするａ誤υ訂正リードソロモン符号の
パリティ生成回路。