JPS6073378A - 半導体素子の機能試験方式 - Google Patents
半導体素子の機能試験方式Info
- Publication number
- JPS6073378A JPS6073378A JP58182077A JP18207783A JPS6073378A JP S6073378 A JPS6073378 A JP S6073378A JP 58182077 A JP58182077 A JP 58182077A JP 18207783 A JP18207783 A JP 18207783A JP S6073378 A JPS6073378 A JP S6073378A
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- JP
- Japan
- Prior art keywords
- delay time
- output
- signal
- strobe signal
- low level
- Prior art date
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａｌ 発明の技術分野
本発明は半導体素子の機能試験方式に関する。
ｉｂ＋ 技術の背景
近年半導体素子は半導体技術特に集積化技術の発達に伴
い篩速化＾集積化されると共に多様化され多種多量の集
積回路素子（ＩＵ）が低コストで提供されえ１ようにな
った。従ってこれ等ＩＣの品質を保償あるいは確認する
だめの種々の機能試験もより効率化が期待されている。
い篩速化＾集積化されると共に多様化され多種多量の集
積回路素子（ＩＵ）が低コストで提供されえ１ようにな
った。従ってこれ等ＩＣの品質を保償あるいは確認する
だめの種々の機能試験もより効率化が期待されている。
ｌｃｌ 従来技術と問題点
従来よりＩＣは静的特性試験の他ＩＣ試験器により試験
パターンを被試験体のｌ Ｃ（Ｄ Ｕ Ｔ月こ人力して
？ｉられる出力を期待愼バ々−ンと比較照合「 して一致が得られたものを分路良品とし、一致が得られ
？、（いものを不艮品品とする動的機能試験を施して判
定している。第１図に従来における半導体素イの機能試
験方式におけるフロック図および第２図はそのタイムチ
ャートを示１−０図にお℃・て１はＩＣ試験器、２はＤ
ＵＴ、１０は主制御部、１１はパターン保持部、１２は
タイミング（Ｉ発生部、１３は波形整形部、１４はレベ
ル比較器および１５は論理比較部である。更に１４ａ、
ｂは演算増幅器ならびに１４ ｃ 、 ｄはデジタルア
ナログ変換器である。ＩＣ試験器１１こおける主？ｌ＋
ｌＪ御部１゜は図示省略したカ塘主制御部１ｏに保持す
る主配慮部の１ｌｉｌｌ Ｈプロクラムおよび制御テー
クに従い構成各部を制御してＩＪＵｉ”２の試験を行う
。パターン保持部１１は主’１ｌｉｌＪ Ｕｎ部１ｏの
指示に従い内蔵する人カバカーンを波形整形部１３１こ
送出し、期待値パターンを論理比較部１５ｃこ送出する
。タイミング信号発生部１２は、４１０ツク信号と制御
ｄ１部１ｏより設定さＩｊ５え）時間値だけ遅延したス
）ｏ−ブ信号を発生しストｎ−ブ信号しベル比４９部１
４および論理比較部１５に送出してレベル比較部１４で
は１） ＵＴ ２よりの出カバ〃−ンにおける＾も１氏
しベル判定を、論理比較部１５ｊこお（・ではレベル比
較部１４における高低１ノベル判定柘果かイ４Ｊられた
ＪＪ ｕ ’ｉ’ ２がらの出カバターンにつぃて期待
１直パターンとの比較照合を行わせるタイムサンプリン
グパルスとして提供する。またクロック信号を波形整形
部１３他に送出して論理動作の基準とする。また波形整
形部１３では入カバ／Ｊ−ンをクロック信号に従ってＤ
Ｕ ’１’ ２に送出印加させる。レベル比較部１４
は図示のように演算増幅器１４ａ、ｂおよび１）ＡＣ１
４Ｃ。
パターンを被試験体のｌ Ｃ（Ｄ Ｕ Ｔ月こ人力して
？ｉられる出力を期待愼バ々−ンと比較照合「 して一致が得られたものを分路良品とし、一致が得られ
？、（いものを不艮品品とする動的機能試験を施して判
定している。第１図に従来における半導体素イの機能試
験方式におけるフロック図および第２図はそのタイムチ
ャートを示１−０図にお℃・て１はＩＣ試験器、２はＤ
ＵＴ、１０は主制御部、１１はパターン保持部、１２は
タイミング（Ｉ発生部、１３は波形整形部、１４はレベ
ル比較器および１５は論理比較部である。更に１４ａ、
ｂは演算増幅器ならびに１４ ｃ 、 ｄはデジタルア
ナログ変換器である。ＩＣ試験器１１こおける主？ｌ＋
ｌＪ御部１゜は図示省略したカ塘主制御部１ｏに保持す
る主配慮部の１ｌｉｌｌ Ｈプロクラムおよび制御テー
クに従い構成各部を制御してＩＪＵｉ”２の試験を行う
。パターン保持部１１は主’１ｌｉｌＪ Ｕｎ部１ｏの
指示に従い内蔵する人カバカーンを波形整形部１３１こ
送出し、期待値パターンを論理比較部１５ｃこ送出する
。タイミング信号発生部１２は、４１０ツク信号と制御
ｄ１部１ｏより設定さＩｊ５え）時間値だけ遅延したス
）ｏ−ブ信号を発生しストｎ−ブ信号しベル比４９部１
４および論理比較部１５に送出してレベル比較部１４で
は１） ＵＴ ２よりの出カバ〃−ンにおける＾も１氏
しベル判定を、論理比較部１５ｊこお（・ではレベル比
較部１４における高低１ノベル判定柘果かイ４Ｊられた
ＪＪ ｕ ’ｉ’ ２がらの出カバターンにつぃて期待
１直パターンとの比較照合を行わせるタイムサンプリン
グパルスとして提供する。またクロック信号を波形整形
部１３他に送出して論理動作の基準とする。また波形整
形部１３では入カバ／Ｊ−ンをクロック信号に従ってＤ
Ｕ ’１’ ２に送出印加させる。レベル比較部１４
は図示のように演算増幅器１４ａ、ｂおよび１）ＡＣ１
４Ｃ。
ｄで構成されており、ＩＪＵＴ２からの出力信号は高レ
ベルを検出する演算増幅器１４．ａの非反転入力端子と
低レベルを検出する演算増幅０１４ｂの反転入力端子に
共通してβ］加される。演算増幅器１４ａの反転入力端
子には主制御部１０よりのデジタルテークによる面レベ
ルしきいｌ［Ｖ ＯＨ例えは２．４ポルＺＶ＋がＬ）Ａ
Ｃｌ ４ Ｃを介して印加されており、このタイミング
信号発生部１２よりのストローブ信号にイネ−フルされ
るタイミンクで両人カ瑞子に人力さイ′する′低圧を比
較して非反転入力端子例が反転入力端子側こ＼では２．
４ｖを上廻るときも“１″を出力する。同様に演算増幅
器１４ｂに１６いてはＬＩＡＵｌ ４ ｄｉこ印加され
る低レベルしきい値ＶＯＬ例えは０．５ｖを目」加され
る非反転入力路子に×１して反転入力端子側が下廻ると
きはＩ＃を出力する。
ベルを検出する演算増幅器１４．ａの非反転入力端子と
低レベルを検出する演算増幅０１４ｂの反転入力端子に
共通してβ］加される。演算増幅器１４ａの反転入力端
子には主制御部１０よりのデジタルテークによる面レベ
ルしきいｌ［Ｖ ＯＨ例えは２．４ポルＺＶ＋がＬ）Ａ
Ｃｌ ４ Ｃを介して印加されており、このタイミング
信号発生部１２よりのストローブ信号にイネ−フルされ
るタイミンクで両人カ瑞子に人力さイ′する′低圧を比
較して非反転入力端子例が反転入力端子側こ＼では２．
４ｖを上廻るときも“１″を出力する。同様に演算増幅
器１４ｂに１６いてはＬＩＡＵｌ ４ ｄｉこ印加され
る低レベルしきい値ＶＯＬ例えは０．５ｖを目」加され
る非反転入力路子に×１して反転入力端子側が下廻ると
きはＩ＃を出力する。
１）Ｕｉ’２における出力信号の電圧が２．４ｖ以下お
よび０．５ｖ以上のときは演算増幅器１４ａ、ｂは何れ
もＯＨを出力した才＼の無判定状態となる。論理比較部
１４はレベル比較部１４よりの高レベル。
よび０．５ｖ以上のときは演算増幅器１４ａ、ｂは何れ
もＯＨを出力した才＼の無判定状態となる。論理比較部
１４はレベル比較部１４よりの高レベル。
低レベルの検出信号を受信し期待パターンと比較してバ
ス／フェイル信号による判定結果を主制御部１０に送出
′１″る。こ＼で第２図２−３）ＤＵＴ２出カバターン
Ａのように′°１＃が得られるその立上り遅延時間ｔｐ
ｌｈ と０＃が得られる立下り遅延時間ｔｐｈｌ が等
し、いときは２−４）ストローブＡのようにクロック信
号を共通の時間で遅延せしめたス）・ローブ信号でサン
プリングしても高レベル、低レベルに正し℃・対応が得
られる。一方２−３）ＤＵＴ２出カバターンＢのように
ｔｐｌｈ（ｌｐｌＩｌのよう得られたときは２−６）ス
トローブＢのように１ｐｌｈ。
ス／フェイル信号による判定結果を主制御部１０に送出
′１″る。こ＼で第２図２−３）ＤＵＴ２出カバターン
Ａのように′°１＃が得られるその立上り遅延時間ｔｐ
ｌｈ と０＃が得られる立下り遅延時間ｔｐｈｌ が等
し、いときは２−４）ストローブＡのようにクロック信
号を共通の時間で遅延せしめたス）・ローブ信号でサン
プリングしても高レベル、低レベルに正し℃・対応が得
られる。一方２−３）ＤＵＴ２出カバターンＢのように
ｔｐｌｈ（ｌｐｌＩｌのよう得られたときは２−６）ス
トローブＢのように１ｐｌｈ。
ｔｐｈｌの何れか遅いこ５ではｔｐｂｌに合わせたタイ
ミングにストローブ信号を設定して比較を行うため、ｔ
ｐｌｈに対しては精度の悪い機能試験となる。あるいは
ストローブ信号を２−７）、２−８１のストローブＢＡ
、ＢＨのようにそれぞれｔｐｌｈおよびｔｐｈ ｌに合
わせた２通りのタイミングヲ待つストローブ信号とし、
２度の機能試験に分割して高レベル、低レベルを検出１
−６６即ちストローブＢＡ（７）ａＯ，ａ２．ａ４・・
・・・・で高レベルを検出し、ス［・ローブＢＡのｂｌ
、ｂ３・・・・・・で低レベルを検出して論理比較部１
５により２種類の期待値バ〃−ンと比較照合するよう主
制御部１０により制＃するか。更には先）ＶｏＨ＝２．
４ＶオヨヒＶｏｔ、＝０．５Ｖトは別のＶｏｕ 、 Ｖ
ＯＬを設定して試験を実行する方法がある。しかし何れ
も試験の精度が低下したり、試験のための制御プログラ
ムが複雑になる上試験ζこ要する時間が増加してそのコ
ストが上昇する欠点があった。
ミングにストローブ信号を設定して比較を行うため、ｔ
ｐｌｈに対しては精度の悪い機能試験となる。あるいは
ストローブ信号を２−７）、２−８１のストローブＢＡ
、ＢＨのようにそれぞれｔｐｌｈおよびｔｐｈ ｌに合
わせた２通りのタイミングヲ待つストローブ信号とし、
２度の機能試験に分割して高レベル、低レベルを検出１
−６６即ちストローブＢＡ（７）ａＯ，ａ２．ａ４・・
・・・・で高レベルを検出し、ス［・ローブＢＡのｂｌ
、ｂ３・・・・・・で低レベルを検出して論理比較部１
５により２種類の期待値バ〃−ンと比較照合するよう主
制御部１０により制＃するか。更には先）ＶｏＨ＝２．
４ＶオヨヒＶｏｔ、＝０．５Ｖトは別のＶｏｕ 、 Ｖ
ＯＬを設定して試験を実行する方法がある。しかし何れ
も試験の精度が低下したり、試験のための制御プログラ
ムが複雑になる上試験ζこ要する時間が増加してそのコ
ストが上昇する欠点があった。
（山 発明の目的
本発明の目的は上記の欠点を除去するため１回の機能試
験により、且ＶＯＩＩ、ＶＯＬは適正値を保ったま′＞
ｔｐｌｈとｔｐｈ ｌの異なるｊＪＵ’Ｌ’２の出刃に
対してもストローブ信号のタイミングを期待値パターン
の高レベルおよび低レベルに対応してそれぞれ異なる時
間値だけ例えば２−５）ＤＵＴ２出カバターンＢに対し
ては高レベルに対してはクロックから短い遅延時間のａ
Ｏ、ａ２ 、 ａ４・・・・・・と低レベルに対しては
クロックから長い遅延時間のｂｌ、ｂ３・・・・との２
系統の高レベルストローブ信号および低レベルストロー
ブ信号をレベル比較部の演算増幅器１４ａ、ｂにそれぞ
れ独立して印加し、論理比較部゛１５には鳥レベル、低
レベルストローフ信号の論理和信号を印加し作動ぜしめ
て機能試験を実現する半導体素子の機能試験方式を提供
Ｅ７ようとするものである。
験により、且ＶＯＩＩ、ＶＯＬは適正値を保ったま′＞
ｔｐｌｈとｔｐｈ ｌの異なるｊＪＵ’Ｌ’２の出刃に
対してもストローブ信号のタイミングを期待値パターン
の高レベルおよび低レベルに対応してそれぞれ異なる時
間値だけ例えば２−５）ＤＵＴ２出カバターンＢに対し
ては高レベルに対してはクロックから短い遅延時間のａ
Ｏ、ａ２ 、 ａ４・・・・・・と低レベルに対しては
クロックから長い遅延時間のｂｌ、ｂ３・・・・との２
系統の高レベルストローブ信号および低レベルストロー
ブ信号をレベル比較部の演算増幅器１４ａ、ｂにそれぞ
れ独立して印加し、論理比較部゛１５には鳥レベル、低
レベルストローフ信号の論理和信号を印加し作動ぜしめ
て機能試験を実現する半導体素子の機能試験方式を提供
Ｅ７ようとするものである。
（ｅｌ 発明の構成
この目的は被試験体となる半導体素子に試験器によりデ
ータパターンを入力し被試験体の出力における篩および
低レベルならびに遅延時間等を検出して得られるパター
ンを期待値パターンと比較してその合否を判定する機能
試験システムにおいて、該試験器はタイミンク信号発生
手段より得られるレベル検出および合否判定のストロー
フ信号を受信し期待１１１パターンの畠および低レベル
に対応してそれぞれ異なる遅延を施し＾レベルストロー
ブ（Ｎ号および低レベルストローブ信号を分離出力する
設定遅延手段を具備し、高および低レベル検出手段毎に
それぞれ該高低レベルストローブ信号を印加して得られ
る出カバ々−ンを両しベルストローブイｃ号の論理和信
号Ｉこより期待値パターンと比較すると共に該出カバ〃
−ンにおける立上り〕Ａｌ−）ひに立）り遅延時間を測
定１−ることを特徴とする半導体素子の機能試験方式を
提供することによって達成するこδが出来る。
ータパターンを入力し被試験体の出力における篩および
低レベルならびに遅延時間等を検出して得られるパター
ンを期待値パターンと比較してその合否を判定する機能
試験システムにおいて、該試験器はタイミンク信号発生
手段より得られるレベル検出および合否判定のストロー
フ信号を受信し期待１１１パターンの畠および低レベル
に対応してそれぞれ異なる遅延を施し＾レベルストロー
ブ（Ｎ号および低レベルストローブ信号を分離出力する
設定遅延手段を具備し、高および低レベル検出手段毎に
それぞれ該高低レベルストローブ信号を印加して得られ
る出カバ々−ンを両しベルストローブイｃ号の論理和信
号Ｉこより期待値パターンと比較すると共に該出カバ〃
−ンにおける立上り〕Ａｌ−）ひに立）り遅延時間を測
定１−ることを特徴とする半導体素子の機能試験方式を
提供することによって達成するこδが出来る。
ｉｆｌ 発明の実施例
以下図面を参照しつ＼本発明の一実施例につぃて説明す
る。第３図は本発明の一実施例ζこおける半導体素子の
機能試験方式によるブロック図および第４図はそのタイ
ムチャートを示す。図において１３はｉ（：試験器、２
はＩＪＵＴ、１０ａは主制御部、１１はパターン保持部
、１２はタイミンク信号発生器、１３は波形整形部、１
４ｏはレベル比較器、１５は論理比較部、１６は設定遅
延部および（Ｊｌ（はオア回路である。図の構成部羽を
ホす符号で従来と共通の符号をタイるものは従来と共通
の機能お、よび特性を有する。新設の設定遅延部１６は
主ｆ１ｔ制御部］、 Ｏａの制御に従いパターン保持部
１１からの期待値パターンの尚レベルおよび低レベルに
対応し、主制御部１（）ａの設定するｈレベル対応遅延
時間値および世しベル対応遅処時間値をストローフ信号
のパルス毎に適応させ一しベル検出ｌイミンク時ｌこは
、Ａレベルストｃ＋−フ信号を低しベル検出夕・１ミン
ク時には低レベルストローフ信号を送出させ、レベル比
較部１４ａに印加１−る。レベル比較部１４０は従来の
し・＼ル比牧部１４と同様頂真増幅器１４ａ、ｂおよび
デジタルアナログ変換器（ＤＡＣ）１４ｃ、 ｄｌこよ
り構成さイする〇し７ノ）しレベル比ｆ部１４の演算増
幅器１４ａ、Ｌ）（７）イネ−フル端子が共通のストロ
ーフ（８号を人力されていたのに対しレベル比較部１４
０の演算増幅器１４；＋、ｂはそのイネーブル端子がそ
Ｊ”Ｌそれ分離されて、演算増幅器１４ａのイネ−フル
端子には尚レベルストローブ１ｇ号および演算増幅器１
４ｂのづ７−フル端子には低レベルストロ−ｊ（８号が
入力される点が異なる。主制御部１０ａは従来の主制御
部１０における機能に加え新設の設定遅延部１６への立
上り遅延時間（ｔｐｌｈ）および立下り遅延時間（１１
）ＩＩＩＪに対応するストローブ信号からの遅延時間設
定および制御機能が刺加された点が異なる。また論理比
較部１５へのストローブ信号は従来と異り高レベルスト
ローブ信号と低レベルストローフ信号をＯＲに印加して
その論理和信号が人力されている。このように構成され
ているので１）ｔＪ ’ｌ’ ２出カバ／Ｊ−ンニｊ６
ｋｊ’６ ｔｐｌｈ ト’ｐ旧が等しい４−３）が出力
されるときは主制御部ＩＵａは設定遅延部１６に胃しベ
ル遅姑時間値２よひ低レベル遅延時間値を鵠しく設定し
て出力せしめるので高レベルストローブ信号はｔ−１＋
ｏ、（−旧、ＵＬｌ２・・・・・・、低レベルストロー
フ信号はＵＬｏ、ＵＬｌ・・・ が出力さイ′して、レ
ベル比較器］４ｏの演Ｊ４−瑠暢器１仙・ｂのイネーブ
ル端子に人力されると共にその論理和信号が４−４Ｊ（
ＪＲ比出力ように論理比！１又部１５Ｉこ人力さイＬτ
４−３）ＤＵ″１゛２出カバターン八が比較照会される
。一方ｔｐｌｈとｔｌ〕旧が異って適切な対応が困難で
あった４−５）Ｉ）ＵＴ２出カバ々−ンＢの場合は前述
の設定遅延部１６には期待値パターンの晶／低レベルに
対応１“る遅延時間の設定制御部により、４−６）、４
−７）のようにそれぞれ高しベルオヨび低レベルストロ
ーブ（ｌｃｈ、ｅＬのように送出され、レベル比較器１
４ｏの演算増幅器１４ａ、ｂを適切なタイミングでイネ
ーブルし、高レベル、低１ノベルストローブ信号の論理
オｌ信号が４−８）（Ｊｌ（、出力のように！埋比較回
路１５に印加されてＤＵＴ出カバターンＢに対し、ても
ＤＵＴ出カバ〃−ンＡの場合と同様に適切なタイミング
による期待値パターンとの比較照合が実行出来る。
る。第３図は本発明の一実施例ζこおける半導体素子の
機能試験方式によるブロック図および第４図はそのタイ
ムチャートを示す。図において１３はｉ（：試験器、２
はＩＪＵＴ、１０ａは主制御部、１１はパターン保持部
、１２はタイミンク信号発生器、１３は波形整形部、１
４ｏはレベル比較器、１５は論理比較部、１６は設定遅
延部および（Ｊｌ（はオア回路である。図の構成部羽を
ホす符号で従来と共通の符号をタイるものは従来と共通
の機能お、よび特性を有する。新設の設定遅延部１６は
主ｆ１ｔ制御部］、 Ｏａの制御に従いパターン保持部
１１からの期待値パターンの尚レベルおよび低レベルに
対応し、主制御部１（）ａの設定するｈレベル対応遅延
時間値および世しベル対応遅処時間値をストローフ信号
のパルス毎に適応させ一しベル検出ｌイミンク時ｌこは
、Ａレベルストｃ＋−フ信号を低しベル検出夕・１ミン
ク時には低レベルストローフ信号を送出させ、レベル比
較部１４ａに印加１−る。レベル比較部１４０は従来の
し・＼ル比牧部１４と同様頂真増幅器１４ａ、ｂおよび
デジタルアナログ変換器（ＤＡＣ）１４ｃ、 ｄｌこよ
り構成さイする〇し７ノ）しレベル比ｆ部１４の演算増
幅器１４ａ、Ｌ）（７）イネ−フル端子が共通のストロ
ーフ（８号を人力されていたのに対しレベル比較部１４
０の演算増幅器１４；＋、ｂはそのイネーブル端子がそ
Ｊ”Ｌそれ分離されて、演算増幅器１４ａのイネ−フル
端子には尚レベルストローブ１ｇ号および演算増幅器１
４ｂのづ７−フル端子には低レベルストロ−ｊ（８号が
入力される点が異なる。主制御部１０ａは従来の主制御
部１０における機能に加え新設の設定遅延部１６への立
上り遅延時間（ｔｐｌｈ）および立下り遅延時間（１１
）ＩＩＩＪに対応するストローブ信号からの遅延時間設
定および制御機能が刺加された点が異なる。また論理比
較部１５へのストローブ信号は従来と異り高レベルスト
ローブ信号と低レベルストローフ信号をＯＲに印加して
その論理和信号が人力されている。このように構成され
ているので１）ｔＪ ’ｌ’ ２出カバ／Ｊ−ンニｊ６
ｋｊ’６ ｔｐｌｈ ト’ｐ旧が等しい４−３）が出力
されるときは主制御部ＩＵａは設定遅延部１６に胃しベ
ル遅姑時間値２よひ低レベル遅延時間値を鵠しく設定し
て出力せしめるので高レベルストローブ信号はｔ−１＋
ｏ、（−旧、ＵＬｌ２・・・・・・、低レベルストロー
フ信号はＵＬｏ、ＵＬｌ・・・ が出力さイ′して、レ
ベル比較器］４ｏの演Ｊ４−瑠暢器１仙・ｂのイネーブ
ル端子に人力されると共にその論理和信号が４−４Ｊ（
ＪＲ比出力ように論理比！１又部１５Ｉこ人力さイＬτ
４−３）ＤＵ″１゛２出カバターン八が比較照会される
。一方ｔｐｌｈとｔｌ〕旧が異って適切な対応が困難で
あった４−５）Ｉ）ＵＴ２出カバ々−ンＢの場合は前述
の設定遅延部１６には期待値パターンの晶／低レベルに
対応１“る遅延時間の設定制御部により、４−６）、４
−７）のようにそれぞれ高しベルオヨび低レベルストロ
ーブ（ｌｃｈ、ｅＬのように送出され、レベル比較器１
４ｏの演算増幅器１４ａ、ｂを適切なタイミングでイネ
ーブルし、高レベル、低１ノベルストローブ信号の論理
オｌ信号が４−８）（Ｊｌ（、出力のように！埋比較回
路１５に印加されてＤＵＴ出カバターンＢに対し、ても
ＤＵＴ出カバ〃−ンＡの場合と同様に適切なタイミング
による期待値パターンとの比較照合が実行出来る。
また必要により晶レベルストローブおよび低レベルスト
ローブ信号の各遅延時間はｔｐｌｈ 、 ｔｐｈｌに対
応して主制御部１０ ａにより細かい設定が１ｌｉＪ能
でありｔｐｌｂ、ｉｐ旧を高柑度に測定する手段となる
。
ローブ信号の各遅延時間はｔｐｌｈ 、 ｔｐｈｌに対
応して主制御部１０ ａにより細かい設定が１ｌｉＪ能
でありｔｐｌｂ、ｉｐ旧を高柑度に測定する手段となる
。
また第３図におけるタイミンク信号発生部１２から設定
遅殊部１６へのストローブ信号は先行するクロック信号
と置換えぞの分たけ遅延時間を延長する方法でも同様に
央現する。上記は従来および本実施例共人カバ々−ン、
出カバ々−ンをそれぞれ”］””０”の交互信号として
説明したが何れも任意ツバ’ｌ −７に対応して同様に
動作することはいう迄もない。
遅殊部１６へのストローブ信号は先行するクロック信号
と置換えぞの分たけ遅延時間を延長する方法でも同様に
央現する。上記は従来および本実施例共人カバ々−ン、
出カバ々−ンをそれぞれ”］””０”の交互信号として
説明したが何れも任意ツバ’ｌ −７に対応して同様に
動作することはいう迄もない。
（Ｉ？）発明の詳細
な説明したようζこ本発明−こよればｔｐｌｂとｔｐｈ
ｌノ異するＪ） ＩＪ Ｔからの出カバターンＣごつい
てレベル比較およびｈ面埋比較のためのストローブ信号
を従来は正確に対応させるためにはプログラムや測定時
間がノーｔ ＜かＮる等の欠ハがあったが、これを容易
に解決し７て１ｐｌｈ＝ｉｐ旧の出刃パターンと同様の
測定時間で試験出来る半導体素子の機能試験方式が得ら
れるので有用である。
ｌノ異するＪ） ＩＪ Ｔからの出カバターンＣごつい
てレベル比較およびｈ面埋比較のためのストローブ信号
を従来は正確に対応させるためにはプログラムや測定時
間がノーｔ ＜かＮる等の欠ハがあったが、これを容易
に解決し７て１ｐｌｈ＝ｉｐ旧の出刃パターンと同様の
測定時間で試験出来る半導体素子の機能試験方式が得ら
れるので有用である。
第１図は従来における牛棉一体素子の機能試験方式によ
るフロック図、第２図はそのタイムチャート、第３図は
本発明の一実施例ｔこおける半導体素子の機能試験方式
によるブロック図およびｔｊ？、４図はそのタイムチャ
ートである。 図において１．１ａはＩＣ訊験器、２は被損り定休のＩ
Ｃ（ＬＩＵＴ）、１０．Ｆａは主制御部、１１はパター
ン保持部、１２はタイミング信号発生部、１３は波形蛍
形部、１４，１４ｏはレベル比較部、１５は論理比軟部
および１６は設定遅延部である。
るフロック図、第２図はそのタイムチャート、第３図は
本発明の一実施例ｔこおける半導体素子の機能試験方式
によるブロック図およびｔｊ？、４図はそのタイムチャ
ートである。 図において１．１ａはＩＣ訊験器、２は被損り定休のＩ
Ｃ（ＬＩＵＴ）、１０．Ｆａは主制御部、１１はパター
ン保持部、１２はタイミング信号発生部、１３は波形蛍
形部、１４，１４ｏはレベル比較部、１５は論理比軟部
および１６は設定遅延部である。
Claims (1)
- 被試験体となる半導体素子に試験器によりデータパター
ンを人力し被試験体の出力における高および低レベルな
らび遅延時間等を検出して得られるバ〃−゛／を期待値
パターンと比較してその合否を判定する機能試験システ
ムにおいて、該試験器はタイミック信号発生手段より得
られるレベル検出および合否判定のストローブ信号を覚
信し期待値パターンの高および低レベルに対応してそれ
ぞれ異なる遅夕現を施し商しベルストローブ信号および
低し・＼ルストローブ信号を分離出力する設定遅延手段
を具備じ、高および低レベル検出手段毎にそｒ＋、ｌｃ
れ該高低レベルストローブ信号を印加して、得られる出
カバ〃−ンを両しヘルストローフ信号Ｑ）１＋１里和信
対流より期待値パターンと比較すると共に訳出カバ〃−
ンにおける立上りならびに立下り遅タル時間を側足する
ことを特徴とする半導体素子の機能試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182077A JPS6073378A (ja) | 1983-09-30 | 1983-09-30 | 半導体素子の機能試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182077A JPS6073378A (ja) | 1983-09-30 | 1983-09-30 | 半導体素子の機能試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073378A true JPS6073378A (ja) | 1985-04-25 |
Family
ID=16111943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182077A Pending JPS6073378A (ja) | 1983-09-30 | 1983-09-30 | 半導体素子の機能試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
-
1983
- 1983-09-30 JP JP58182077A patent/JPS6073378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
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