JPS6070848A - Code converting circuit - Google Patents
Code converting circuitInfo
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- JPS6070848A JPS6070848A JP58178000A JP17800083A JPS6070848A JP S6070848 A JPS6070848 A JP S6070848A JP 58178000 A JP58178000 A JP 58178000A JP 17800083 A JP17800083 A JP 17800083A JP S6070848 A JPS6070848 A JP S6070848A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、符号変換回路に係り、さらに詳しく述べると
、内線伝送システムにおいて、アイジタル内線伝送に用
いられるＣ ：ｖｌ Ｉ符号をＩＮＲＺ符号に変換する
のに好適な符号変換回路に関す第１図はＣ１ｖｌＩ符号
列にバイオレーションピットが加わった場合のタイムチ
ャートであって図中、ＡはＮＲＺ符号 ＢはＮＲＺ符号
をＣＭＩ符号に変換したものを示しである。図示の如く
ＮＲＺ符号Ａの１１″符号が、ＣＭ Ｉ符号化された場
合にけゝ１“と″０“の符号が交番して出力されるが、
バイオレーションが加わった場合には符号Ｎ″１“と１
０“かくずれ、１％１／′、′１“、まだは′０″、″
″０“と続く符号列となり、通常の変換則と違った変換
を行なう。なお、破線Ｃはバイオレーションが加わらな
い場合の理想的なＣＭＩ符号列である。第１図に示すよ
うに、ＣＭＩ符号にバイオレーションが加わった場合、
それを検出し、交番がくずれたことを適確に検出し訂正
しなければならないが、それを構成する回路は複雑で、
コスト高になるという欠点があった。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a code conversion circuit, and more specifically, in an extension transmission system, converts a C:vl I code used for digital extension transmission into an INRZ code. FIG. 1 is a time chart of a code conversion circuit suitable for the C1vlI code string when a violation pit is added to the C1vlI code string. It is. As shown in the figure, when the 11" code of the NRZ code A is CM I encoded, the codes of "1" and "0" are alternately output.
If a violation is added, the code N″1″ and 1
0" collapse, 1% 1/', '1", still '0'',''
It becomes a code string that continues with "0", and the conversion is performed differently from the normal conversion rule. Note that the broken line C is an ideal CMI code string when no violation is added. As shown in Figure 1, when a violation is added to the CMI code,
It is necessary to detect this, accurately detect and correct the breakdown of the alternating box, but the circuit that makes up this is complex.
The disadvantage was that the cost was high.
また、符号変換回路とバイオレーション検出回路とは別
々に構成するものであって、やはり複雑なものとなって
いた。Furthermore, the code conversion circuit and the violation detection circuit are constructed separately, and are still complicated.
本発明は、前述の要求に応じ、小形、安価で簡単な回路
構成で符号変換ができ、併せてバイオレーションビット
検出が可能な（１＼ｉ Ｉ符号をＮ ＲＺ符号に変換す
る回路を提供することを目的とする。In response to the above-mentioned requirements, the present invention provides a circuit that is capable of code conversion with a small, inexpensive, and simple circuit configuration, and is also capable of detecting violation bits (1ZI code to NRZ code). The purpose is to
本発明は、ｃｒν’１ ■符号をデータ端子入力とじ該
ＣＭＩ符号と同期したクロック信号より１／４周期遅れ
たクロック信号をクロック端子に入力した第１の７リツ
プフロツプ（７）と、ＣＭＩ符号をデータ端子入力とし
、該ＣｉＶＩ Ｉ符号と同ＩＵｊｌ。The present invention consists of a first 7-lip-flop (7) which inputs a crν'1 code into a data terminal and inputs into its clock terminal a clock signal delayed by 1/4 period from a clock signal synchronized with the CMI code; The data terminal input is the same IUjl as the CiVI I code.
たクロック信号より３／４周期遅れたクロック信号をク
ロック端子に入力した第２のフリップフロップ（８）と
、第１のフリップフロップ（７）のＣ出力と第２の７リ
ツプフロツプ（８）のＣ出力の論理積出力をデータ端子
入力とし、煮出力を１”Ｊ ＲＺ符号出力とすると共に
、クロック端子にクロック信号入力がなされる第６のフ
リップフロップ（９）と、前記ＣＭＩ信号と同期したク
ロックより１／４周期遅れたクロック信号と前記４＋５
の７リツプフロツプ（９）のφ出力との論理オ、”（出
方をクロック信号入力とし、前記第２のフリップフロッ
グのＣ出力をデータ入力とした第４のフリップフロッグ
（１０）と、該第４のフリップフロップ（１０）のＣ出
力と第２の７リツプフロツプのＣ出力の排他的論理オロ
をとり、その出力と第５のフリップフロッグ（９）への
入力データとの論理和出力をデータ入力とすると共に、
クロック端子にクロック信号入力がなされ、出力頁をバ
イオレーション検出信号とする第５のフリップフロップ
（１１）とから構成されることを特徴とする符号変換回
路である。The second flip-flop (8) inputs a clock signal delayed by 3/4 period from the clock signal input to the clock terminal, and the C output of the first flip-flop (7) and the C output of the second 7-lip-flop (8). A sixth flip-flop (9) whose AND output is used as a data terminal input, and whose output is used as a 1" J RZ code output, and a clock signal is input to its clock terminal, and a clock synchronized with the CMI signal. The clock signal delayed by 1/4 period and the 4+5
A fourth flip-flop (10) whose output is a clock signal input and whose C output of the second flip-flop is a data input; Take the exclusive logical OR of the C output of the 4th flip-flop (10) and the C output of the 2nd 7 flip-flop, and use the OR output of the output and the input data to the 5th flip-flop (9) as data input. In addition,
This code conversion circuit is characterized by comprising a fifth flip-flop (11) to which a clock signal is input to a clock terminal and whose output page is a violation detection signal.
以下、第２図、第６図に従って本発明の一実施例を説明
する。第２図はその具体的な回路構成を示！〜たもので
あって、図中、７〜１１はＤ形のフリップフロッグ、フ
リップフロッグ７．８のＤ入力端子にけＣＭＩ符号１が
入力しである。An embodiment of the present invention will be described below with reference to FIGS. 2 and 6. Figure 2 shows the specific circuit configuration! In the figure, 7 to 11 are D-type flip-frogs, and CMI code 1 is input to the D input terminal of flip-frog 7.8.
フリップフロップ７と１０のクロック入力端子ＣＫには
クロック信号４に対して１／４ビツトデイレーするクロ
ック信号２が入力され、そのうちフリップフロップ１０
にはＡＮＤ回路１３によりフリップフロップ９のＣ出力
との論理私金とったものを入力しである、またフリップ
フロッグ８のクロック入力端子Ｃｔ＜にけクロンフィコ
；号４に対して５７４ビツトテイレーしたクロック信号
３が入力しである。Ａ Ｎ ｆ）回路１２ハ、フリップ
フロップ７の出力石と、フリップ７０ツブ８の出力Ｑの
論理積を、Ｅ Ｘ −’ＯＲ回路１４はフリップフロッ
プ８の出力Ｑと７リツプフロツプ１ｏの出力Ｑの排他的
論理和を、ＯＲ回路１５は、ＡＮＤ回路１２の出力とＥ
）’−ＯＲ回路１４の出力の論理オロをとるゲート回路
である。また、フリップ７０ツブ９の出力頁なる端子５
には、Ｃ！ＶＩ Ｉ符号をＮＲＺ符号に変換１〜だ正確
な符号用′力が得られ、フリップフロップ１１の出力頁
なる端子６にはバイオレーションビット出力が得られ、
その出力を処理することによってバイオレーションがあ
ったことを検知する。Clock signal 2 delayed by 1/4 bit with respect to clock signal 4 is input to the clock input terminals CK of flip-flops 7 and 10.
The logical output of the C output of the flip-flop 9 is input to the AND circuit 13, and the clock signal obtained by delaying 574 bits from the clock input terminal Ct of the flip-flop 8 to the C output of the flip-flop 8 is inputted to the AND circuit 13. 3 is input. A N f) The circuit 12c performs the AND of the output of the flip-flop 7 and the output Q of the flip-flop 8, and the The OR circuit 15 performs an exclusive OR on the output of the AND circuit 12 and E.
)' - This is a gate circuit that takes a logical OR of the output of the OR circuit 14. In addition, the output terminal 5 of the flip 70 knob 9
C! By converting VII code to NRZ code, an accurate code power is obtained, and a violation bit output is obtained at terminal 6, which is the output page of flip-flop 11.
By processing the output, it is possible to detect a violation.
第３図（イ）〜（す）は第２図の回路動作を示すもので
あり、各回路部の入出力パルスを示しである。3(A) to 3(S) show the operation of the circuit shown in FIG. 2, and show the input/output pulses of each circuit section.
なお、パルス波形（ロ）の１′はＣＭ Ｉ符号入力１の
パルス波形をＮＲＺ符号に表わしたものを示しである。Note that 1' in pulse waveform (b) shows the pulse waveform of CMI code input 1 expressed in NRZ code.
第２図において、端子１にＣＭ Ｉ符号入力があると同
時に、それぞれのディレィクロック信号が端子２．５よ
り入力されることによって、フリップフロップ７〜９並
びにＡＮＤ回路１２で構成される回路により端子５より
ＮＲＺ信号出力を得る。そして、第３図のタイムチャー
トにも示すように、フリップフロップ１０．１１ 、Ａ
ＮＤ回路１３．ｚｘ−ｏａ回路１４．ＯＲ回路１５で構
成される回路により、バイオレーション回路を構成し、
端子６よりバイオレーションピラトラ出力する。なお、
このバイオレーション回路は、ＮＲＺ符号が１″の時の
みＡＮＤ回路１６を開きプリップフロップ１０にそのと
きの情報を印加し記憶させることによって、バイオレー
ションを検出できる様にしており、また、ＥＸ−ＯＲ回
路１４の出力ｅＯＲ回路１５の一方の入力とし、他方の
入力としてＡＮＤ回路１２の出力を入力しであるので、
バイオレーション出力が１ビツトだけ出力するようにし
である。したがって、端子１より入力されたＣ〜）■信
号（イ）（ｒこバイオレーションＣがあったとしても、
端子５より出力されるＮ ＲＺ符号としては、バイオレ
ーションの々いものが得られ、しかも、バイオレーショ
ン出力を単独で端子６より検出できる。In FIG. 2, when the CM I code is input to terminal 1, each delayed clock signal is input from terminal 2.5, so that the circuit consisting of flip-flops 7 to 9 and AND circuit 12 inputs the CM NRZ signal output is obtained from 5. As shown in the time chart of FIG. 3, the flip-flops 10.11, A
ND circuit 13. zx-oa circuit 14. A violation circuit is constituted by a circuit constituted by the OR circuit 15,
Violation signal is output from terminal 6. In addition,
This violation circuit can detect a violation by opening the AND circuit 16 only when the NRZ code is 1'' and applying and storing the information at that time to the flip-flop 10. Since the output of the circuit 14 is used as one input of the eOR circuit 15, and the output of the AND circuit 12 is input as the other input,
The violation output is set to output only 1 bit. Therefore, even if there is a C~)■ signal (A)(r) violation C input from terminal 1,
The NRZ code outputted from the terminal 5 has a high level of violation, and the violation output can be detected independently from the terminal 6.
上述の実施例からも明らかなように本発明（（よれば、
簡単な回路朽成で信頒性の高いＣＭ Ｉ符号／ＮＲＺ符
号の変換回路を得ることができるト共ニ、バイオレーシ
ョンビットの検出も単独でできるという利点もある。As is clear from the above-mentioned examples, the present invention ((according to
In addition to being able to obtain a highly reliable CM I code/NRZ code conversion circuit with a simple circuit structure, there is also the advantage that violation bits can be detected independently.
第１図はＣＭＩ符号がＮ ＲＺ符号に変換されたことを
説明するタイムチャート、第２図１−１ｌ：本発明の一
実施例を示す符号変換回路の具体的な回路図、第６図は
第２図の回路ｊｊＬｌ１作を説明するだめのタイムチャ
ートである。
１・・ＣＭＩ符号入力端子 ２・・・ＣＩＶＩＩ符号に
同期したクロック信号より１／４ ＪＩｄ期遅れたクロ
ック信号 ６・・ＣＭＩ符号に同期したクロック信号よ
り３ｌ４周期遅れたクロック信号４・・・クロック信号
５・・・ＮＲＺ符号出力端子６・・・バイオレーショ
ン検出端子 ７〜１１・・・フリップフロップ １２．
１３・・・ＡＮＤ回路 １４・・・ＥＸ−ＯＲ回路 １
５・・・ＯＲ回路
菫 １ 霞
Ｃ
為 Ｚ 図
ワ
窮 ３ 図
（す） ６Fig. 1 is a time chart explaining that a CMI code is converted to an N RZ code, Fig. 2 is a specific circuit diagram of a code conversion circuit showing an embodiment of the present invention, and Fig. 6 is a This is a time chart for explaining the circuit jjLl1 of FIG. 2. 1... CMI code input terminal 2... Clock signal delayed by 1/4 JId period from the clock signal synchronized with the CIVII code 6... Clock signal delayed by 3l4 periods from the clock signal synchronized with the CMI code 4... Clock Signal 5...NRZ code output terminal 6...Violation detection terminal 7-11...Flip-flop 12.
13...AND circuit 14...EX-OR circuit 1
5...OR circuit Sumire 1 Kasumi C Tame Z Diagram 3 Diagram (Su) 6
Claims (1)
変換する符号変換回路において、ＣＭＩ符号をデータ端
子入力とし、該ＣＭ ＩＦ号と同期したクロック信号よ
り１／４周期遅れたクロック信号をクロック端子に入力
した第１のフリップフロップ（７）と、ＣＭＩ符号をデ
ータ端子入力とし、該ＣＭＩ符号と同期したクロック信
号より３／４周期遅れたクロック信号をクロック端子に
入力した第２のフリップフロップ（８）と第１のフリッ
プフロップ（７）のζ出力と第２のフリップフロッグ（
８）のζ出力の論理積出力をデータ端子入力とし、算出
力をＮ ＲＺ ４：、：号出力とすると共に、クロック
端子にクロック信号入力がなされる第５のフリップフロ
ッグ（９）と、前記ＣＭＩ信号と同期したクロックより
１／４周期遅れたクロック信号と前記第３の７リツプフ
ロツプ（９）のζ出力との論理積出力をクロツク１言号
入力とし、前記第２のフリップフロップのζ出力をデー
タ入力とした第４のフリップフロップ（１０）と、該第
４のフリップフロッグ（１Ｑ）のζ出力と第２のフリッ
プフロッグのζ出力の排他的論岬和をとり、その出力と
第３の７リツプフロンプ（９）への入力データとの論理
和出力をデータ入力とすると共に、クロック端子にクロ
ック信号入力がなされ、出力点をバイオレーション検出
信号とする第５の７リツプフロツプ（１１）とから構成
されることを％徴とする符号変換回路０In a code conversion circuit that converts CMI codes used for digital signal transmission into NRZ codes, the CMI code is input to the data terminal, and a clock signal delayed by 1/4 period from the clock signal synchronized with the CM IF code is input to the clock terminal. A first flip-flop (7), a second flip-flop (8) which has a CMI code as its data terminal input, and has a clock terminal inputted with a clock signal delayed by 3/4 period from a clock signal synchronized with the CMI code. The ζ output of the first flip-flop (7) and the second flip-flop (
A fifth flip-frog (9) whose logical product of the ζ outputs of 8) is input as a data terminal input, the calculation output is output as N RZ 4:, :, and a clock signal is input to its clock terminal; The AND output of a clock signal delayed by 1/4 cycle from the clock synchronized with the CMI signal and the ζ output of the third 7-lip-flop (9) is used as a clock 1 word input, and the ζ output of the second flip-flop is The fourth flip-flop (10) with data input is the exclusive logical sum of the ζ output of the fourth flip-flop (1Q) and the ζ output of the second flip-flop. and a fifth 7-lip flop (11) whose data input is the OR output with the input data to the 7-lip flop (9), a clock signal is input to the clock terminal, and the output point is the violation detection signal. Code conversion circuit 0 that is configured as a % sign
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178000A JPS6070848A (en) | 1983-09-28 | 1983-09-28 | Code converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178000A JPS6070848A (en) | 1983-09-28 | 1983-09-28 | Code converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070848A true JPS6070848A (en) | 1985-04-22 |
Family
ID=16040791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178000A Pending JPS6070848A (en) | 1983-09-28 | 1983-09-28 | Code converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070848A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632427A (en) * | 1986-06-21 | 1988-01-07 | Nec Corp | Code conversion circuit |
-
1983
- 1983-09-28 JP JP58178000A patent/JPS6070848A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632427A (en) * | 1986-06-21 | 1988-01-07 | Nec Corp | Code conversion circuit |
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