JPS60673B2

JPS60673B2 - デ−タギヤザリング装置

Info

Publication number: JPS60673B2
Application number: JP9179776A
Authority: JP
Inventors: 義禮田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1976-07-31
Filing date: 1976-07-31
Publication date: 1985-01-09
Also published as: JPS5317430A

Description

【発明の詳細な説明】本発明は、各副装置において複数の解答枝から選択され
た解答枝を示す解答情報信号を主装置にて受信するデー
タギャザリング装置に関し、特に、各副装置の操作者す
なわち解答者の出欠状態を登録する機能を備えたデータ
ギャザリング装置に関する。

従来より、データギャザリング装置は、副装置に設けた
複数の解答枝に対応する操作釘を解答者が選択的に操作
することにより与えられる選択された解答枝を示す解答
情報信号を主装置で受信することにより、各副装置を操
作している各解答者の解答情報を上記主装置にて集収す
るものとして知られている。

上記主装置が受信した解答情報信号は、例えば反応率や
正答率等の分析に利用される。ところで、上述の如きデ
ータギャザリング装置において、副装置を操作する解答
者に欠席があった場合には、その副装置から誤った解答
情報信号が主装置に送られてしまう塵れがあり、解答者
の出欠状態を的確に把握しておかないと、上述の如き反
応率や答算率等を算出することができなくなってしまう
。

従って、データギャザリング装置の使用開始時には、予
じめ出席者の登録を行なう必要がある。そこで、本発明
は、各副装置を操作する解答者の出欠状態を各劉装置か
ら送られて来る解答情報信号に基いて主装置側で判定し
て、簡単な操作で登録できるようにした新規な構成のデ
ータギャザリング装置を提供するものである。

以下、本発明に係るデータギャザリング装置の一実施例
について図面に従い詳細に説明する。

第１図ないし第３図に示す実施例は、複数個の副装置ｌ
ａ，ｌｂ，ｌｃ，…，ｌｎから送られて来る解答情報信
号を主装置２にて受信して、上記主装置２側で解答情報
信号に塞いて応答率や正答率等を算出するようにした反
応分析装置に本発明を適用したもので、装置全体の構成
が第１図に示され、また、主装置２のコントロールパネ
ル３５が第２図に示されている。この実施例では、６４
個の副装置ｌａ，ｌｂ，ｌｃ，…，ｌｎが主装置２の入
出力用論理回路３に接続されている。

各副装置ｌａ，ｌｂ，ｌｃ，…，ｌｎは、それぞれ解答
枝選択用に択一的にラッチされる５個の操作金ロが設け
られており、各解答者が操作釦を選択操作することによ
り選択した解答枝を示す解答情報信号を上記主装置２の
入出力用論理回路３に供給するようになっている。上記
入出力用論理回路３は、上記各冨山装置ｌａ，ｌｂ，ｌ
ｃ，・・・デーｎからの信号伝送路を順次にスキャン
ニングしながら、上記副装置からの解答情報信号を第１
表に示す如き３ビットのバィナリーコードにエンコード
して、そのエンコード出力としてＫＢ，信号、ＫＢ信号
、ＫＢ３信号を第１なし、し第３のＯＲゲート回路４，
５，６を介してメモリー装置７に供給する。第１表ここで、上記入出力用論理回路３におけるスキャンニン
グは「上記各副装置ｌａ，ｌｂ，ｌｃ，・・・，ｌｎに
応じた記憶場所すなわちアドレスを有するメモリー装置
７におけるアドレスを決定するためのアドレスカウンタ
であるロウカウンタ８およびコラムカゥンタ９からの各
出力信号に応じて、上記メモリ−装置７のアドレスに対
応して行なわれる。

そして、上記各ＯＲゲート回路４，５，６は、その各入
力端子に欠席コード（「１」，「１レ「１」）書込み用
の第１のＡＮＤゲート回路１０の出力信号が供給される
ようになっており、上記第１のＡＮＤゲート回路１０か
らの出力信号と上記の入出力用論理回路３からの各出力
信号（ＫＢ，信号、ＫＢ２信号、Ｋ＆信号）との各ＯＲ
出力信号を、上誌メモリー装置７にその書込み入力信号
（Ｄら信号、Ｄ１，信号およびＤ１２信号という。

）として供給する。上記〆モリー装置７は、上記ロウカ
ゥンタ８およびコラムカウンタ９からの出力信号により
定められる上記各副装置ｌａ，ｌｂ，ｌｃ，…，ｌｎに
対応したアドレスに対して順次、書込み論出し信号発生
器１１からの出力信号を第２のＡＮＤゲート回路１２を
介して得られる書込み議出し信号（Ｗ／Ｒ信号という。

）に応じて、情報信号の書込みおよび議出しがなされ、
議出し出力信号（ＤＯ。信号、Ｄ○，信号およびＤ０２
信号という。）を３ビットのバィナリー信号で出力する
。なお、上記ロウカウンタ８およびコラムカウンタ９は
、各々ＣＴＲｏ信号、ＣＴＲ，信号、ＣＴＲ２信号およ
びＣＴＣｏ信号、ＣＴＣ，信号、ＣＴＣ２信号なる３ビ
ットのバイナリーコード信号として出力信号を出力し上
記〆モリー装置７のアドレスを定める。第２表に上記ロ
ウカウンタ８およびコラムカウンタ９の各出力信号と上
記〆モリー装置７のアドレスとの関係を示してある。第
２表〔メモリー装置のアドレスを示す表〕ＣＴＲ２ｑｍ，ＣＴＲ。

（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）（Ｆ）（Ｇ）（Ｈ）す
なわち「上記〆モリ−装置７のアドレスは、ロウカウン
タ８およびコラムカウンタ９からの出力信号によって、
として定められる。

このようにして上記〆モリー装置７から得られる読出し
出力信号（すなわち、ＤＯ。

信号、Ｄ○，信号、Ｄ０２信号）は、第１のＮＡＮＤゲ
ート回路１３および第４のＯＲゲート回路１４の入力端
子に供給されるとともに、図示しない演算回路や表示回
路等に供給される。ここで、第３表に示す如きの３ビッ
トのバィナリーコード信号で各劉装置ｌａ，ｌｂ，ｌｃ
，・・・，ｌｎの各操作釣の操作状態および生徒が出席
しているか否かを示す論出し出力信号が上記〆モリー装
置７から謙出される。第３表上記第１のＮＡＮＤゲート
回路１３は、上記〆モリー装置７からの読出し出力信
号のＮＡＮＤ出力信号として、生徒が欠席した副装置に
対応したアドレスからの読出し出力信号（「１』「１レ
「１」）が入力されたときに論理出力「０」を出力し、
それ以外のアドレスからの論出し出力信号が入力された
ときには論理出力「１」を出力する。

そして、上記第１のＮＡＮＤゲート回路１３からの出力
信号は、第２のＮＡＮＤゲート回路１６に供給される。
また、上記第４のＯＲゲート回路１４は「上記のメモリ
ー装置７からの議出し出力信号のＯＲ出力信号として、
未答である副装置に対応したアドレスからの読出し出力
信号（「０ハ「０」，「０」）が入力されたときに論理
出力「０」を出力し、それ以外のアドレスからの読出し
出力信号が入力されたときには論理出力「１」を出力す
る。そして、上記第４のＯＲゲート回路１４からの出力
信号は、上記第３のＡＮＤゲート回路１６に供給される
とともに、ィンバータ１７を介して第３のＮＡＮＤゲー
ト１８に供給される。また、上記第３のＡＮＤゲート回
路１６は、上記第１のＮＡＮＤゲート回路１３および第
４のＯＲゲート回路１４からの各出力信号のＡＮＤ出力
信号として、メモリー装置７における上記の各副装置ｌ
ａ，ｌｂ，ｌｃ，・・・，ｌｎに対応したアドレスから
欠席を示す読出し出力信号（「１」，「１」，「１」）
および／または未答を示す読出し出力信号（「０」，「
０」，「０」）が出力されているときには論理出力「０
」を出力し、また、上誌以外の講出し出力信号が出力さ
れているときには論理出力「１」を出力し、その出力信
号を第４のＮＡＮＤゲート回路１９に供給する。ここで
、上記第４のＮＡＮＤゲート回路１９は「第１のモノス
テーフルマルチパイプレータ２１から供給される第１の
制御信号（ＡＴ，信号という。

）によってゲート制御されている。また、上記第３のＮ
ＡＮＤゲート回路１８は、第４のＡＮＤゲート回路２０
を介して第２のモノステーフルマルチパイプレータ回路
３１から供給される第２の制御信号（ＡＴ２信号という
。）によってゲート制御されている。そして、上記第３
および第４のＮＡＮＤゲート回路１８，１９は、上記の
ＡＴ２信号と第１のィンバータ１７からの出力信号およ
び上記ＡＴ，信号と第３のＡＮＤ回路１６からの出力
信号との各ＮＡＮＤ出力信号を上記第２のＮＡＮＤゲー
ト回路１５に各々供給する。さらに上記第２のＮＡＮＤ
ゲート回路１５は、上記第１、第４および第３のＮＡＮ
Ｄゲート回路１３，１９，１８からの各出力信号のＮＡ
ＮＤ出力信号を上記第１のＡＮＤゲート回路１０１こ供
孫舎する。さらに、上記第１のＡＮＤゲート回路１０は
、パワーオンスィッチ２２の開成時に所定の期間だけパ
ワーオン信号（ＰＯＮ信号という。

）を発生するパワーオン信号発生器２３からのＰＯＮ信
号が第２のィンバータ２４を介して供給され、その否定
信号（ＰＯＮ信号という。）によりゲート制御されてい
る。ここで、上記パワーオン信号発生器２３からのＰＯ
Ｎ信号は、第５のＯＲゲート回路２５および第１のモノ
ステーフルマルチパイプレータ２１のトリガ入力端子に
供給されているとともに、第１のフリップフロップ回路
２６のセット入力端子に供給されている。また、上記第
２のィンバータ２４を介して得られるＰＯＮ信号は、第
２のフリップフロップ回路２７を構成する第５のＮＡＮ
Ｄゲート回路２８に供給されている。上記第５のＮＡＮ
Ｄゲート回路２８は、その出力信号を第６のＮＡＮＤゲ
ート回路２９に供孫合し、該第６のＮＡＮＤゲート回路
２９の出力が供給されることにより、上記第６のＮＡＮ
Ｄゲート回路２９とともに第２のフリップフロップ回路
２７を構成している。この第２のフリップフロップ回路
２７は、上記第５のＮＡＮＤゲート回路２８の入力端子
がスタートスイッチ３２を介して接地されることにより
セットされ、上記第６のＮＡＮＤゲート回路２９の入力
端子がストップスイッチ３３を介して接地されることに
よりセットされるようになっている。また、上記第２の
フリップフロップ回路２７は、上記第２のィンバータ２
４から上記第５のＮＡＮＤゲート回路２８にＰＯＮ信号
が供給されることによってもセットされるようになって
いる。そして、上記第５のＮＡＮＤゲート回路２８の出
力信号すなわち上記第２のフリップフロップ回路２７の
出力信号は、第６のゲート回路３０を介して上記第２の
ＡＮＤゲート回路１２に供給されている。また、上記ス
トップスイッチ３３は、その開成操作によりストップパ
ルスを形成するもので、上記ストップパルスを第２のモ
ノステーフルマルチパイプレータ３１のトリガー端子に
供給するとともに上記第５のＯＲゲート回路２５に供給
するようになっている。

さらに、上記第４のＡＮＤゲ−ト回路２０は、上記第１
のフリップフロップ回路２６の肯定出力信号によりゲー
ト制御され、上記第２のモノステーフルマルチパイプレ
ータ３１からの出力信号を上記ＡＴ２信号として上記第
３のＮＡＮＤゲート回路１８に供給するとともに上記第
６のＯＲゲート回路３０を介して上記第２のＡＮＤゲー
ト回路１２に供給している。また、上記第４のＡＮＤゲ
ート回路２０の出力信号は、上記第１のフリツプフロッ
プ回路２６のクロック入力端子にも供給されている。上
述の如き構成の実施例では、第３図のタイムチャートに
示す如き動作により、各劉装置ｌａ，ｌｂ，ｌｃ，…，
ｌｎの操作者すなわち解答者の出欠登録が次のようにし
て行なわれる。

先生（すなわち主装置２の操作者）および生徒（すなわ
ち各副装置ｌａ，ｌｂ，ｌｃ，・・・，ｌｎの操作者）
が席に着き、先生はパワーオンスィツチ２２を閉成する
。

このとき、先生は生徒に各自の副装置の操作釦の操作状
態をリセットさせておく。上記パワーオンスィッチ２２
の閉成によって、パワーオン信号発生回路２３は起動さ
れ、所定の期間Ｔ，だけ論理出力「１」となるようなＰ
ＯＮ信号を発生する。ここで、上記の所定の期間Ｔ，は
、入力用論理回路３による各副装置ｌａ，ｌｂ，ｌｃ，
…，ｌｎのスキヤンニングの１周期（すなわち書込み入
力信号（ＤＬ信号、Ｄ１，信号、Ｄ１２信号）をメモリ
ー装置７の各アドレスへの書込みが一度完了するまでの
時間）よりも大としてある。上記ＰＯＮ信号を第２のィ
ンバータ２４を介して得られる期間Ｔ，だけ論理出力「
０」となるようなＰＯＮ信号でゲートの開開成が制御さ
れる第１のＡＮＤゲート回路１０は、この期間Ｔ，中ゲ
ートが閉じられているので、メモリー装置７には各アド
レスに入出力用論理回路３からのＫＢ，信号、ＫＢ２信
号およびＫＢ３信号がそのまま書込まれる。

上記入出力用論理回路３は、操作釦がリセットされてい
る副装置からの解答情報信号に対して、上述の第１表に
示した「０，０，０」のＫＢ，信号、ＫＢ２信号、ＫＢ
３信号を出力する。従って、上記〆モリー装置７には、
この期間Ｔ，中に出席した生徒によってリセットされた
各副装置および生徒が欠席しているが予めリセットされ
ていた各副装置に対応する各アドレスに（「０レ「ＯＪ
「ＯＪが書込まれる。そして、上記所定の期間Ｔ，が経
過すると、上記のＰＯＮ信号の後縁でトリガされる第１
のモノステーフルマルチパイプレータ２１より、所定の
期間Ｔ２だけ論理出力「１」となるようなＡＴ，信号が
出力される。

ここで、上記期間Ｑも上述の期間Ｔ，と同様に上記入出
力用論理回路３による各劉装置ｌａ，Ｉｂ，ｌｃ，・・
・，ｌｎのスキャニングの１周期よりも大としてある。

そこで、上記のＡＴ，信号によってゲートの開閉成が制
御されている第４のＮＡＮＤゲート回路１９は、この期
間Ｔ２中だけゲートが開成される。このとき、上記第１
のＡＮＤゲート回路１川ま、第２のィンバータ２４を介
して論理出力「１」が供給されるので、そのゲートは開
れた状態になっている。そして、この期間中にメモリー
装置７の各アドレスから謙出される（「０レｒｏ”「０
」）でない読出信号、すなわち生徒が欠席しており、か
つ予めリセットされていない各副装置に対応するアドレ
スからの読出信号に対して第１のＮＡＮＤゲート回路１
３および第４のＯＲゲート回路１４は、論理出力「１
」を各々出力するので、第３のＡＮＤゲート回路１６の
論理出力「１」を出力して、上記第３のＡＮＤゲート回
路１６の論理出力「１」とＡＴ】信号「１」とによって
第４のＮＡＮＤゲート回路１９が論理出力「０」を出力
する。そこで、第２のＮＡＮＤゲート回路１５が論理出
力「１」を出力するので、第１のＡＮＤゲート回路１０
も論理出力「１」を出力して、第１、第２および第３の
ＯＲゲート回路４，５，６を介して、各論理出力「１」
をＤＬ信号、Ｄ１，信号およびＤ１２信号としメモリー
装置７に供給する。従って、上記期間Ｌ中に、メモリー
装置７は生徒が欠席であり、かつ予めリセットされてな
い副装置に対応する各アドレスに欠席を示すコード（「
１い「１レ「１」）が書込まれて、第１回目の欠席登録
が完了する。また、一度欠席登録されたメモリー装置の
各アドレスからの議出し出力信号は、（「１」，「１」
，「１」）となっているので、第１のＮＡＮＤゲート回
路１３の出力を論理出力「０」にするので、第２のＮＡ
ＮＤゲート回路１５の出力も論理出力「１」として、そ
の各アドレスに（「１ハ「１」，「１」）を書込むよう
になっており、書換えられることがない。

次に、第１の欠席登録終了後、先生は出席している生徒
に各自の副装置のいずれかの操作釘を押させてからスト
ップスイッチ３３を開成して生徒が出席している各副装
置に対応するメモリー装置７の各アドレスに（「０」，
「０」，「０」）以外の情報信号を書込ませる。

すると、上記ストップスイッチ３３の閉成によってトリ
ガされる第２のモノステーフルマルチバィプレータ３１
は、所定の期間Ｔ３だけ論理出力「１」となるようなＡ
Ｔ２信号を第４のＡＮＤゲート回路２０に供給する。こ
こで、上記第４のＡＮＤゲート回路２０は、上記ＰＯＮ
信号により′セットされたフリツブフロツプ回路２６の
肯定信号「１」によりゲートが開成されている。なお、
上記第４のＡＮＤゲート回路２０は、その出力であるＡ
Ｔ２信号を上記第１のフリップフロップ回路２６にクロ
ック信号として供給しており、上記期間ｈ後に上記のフ
リップフ。ップ回路２６の肯定出力信号が論理出力「０
」になるので、再び論理出力「１」を出力することがな
い。従って、上記第４のＡＮＤゲート回路２０からのＡ
Ｔ２信号によってゲートの開開成が制御されている第３
のＮＡＮＤゲート回路１８は、上記期間Ｔ３だけそのゲ
ートが開成される。上記期間Ｔ３中には、メモリー装置
７の生徒が欠席していてリセット状態になっている各副
装置に対応するアドレスからの（「０」，「０リ「０」
）なる議出し信号に対してのみ「第４のＯＲゲート回路
１４が論理出力「０」を出力するので、その出力信号を
第１のィンバータ１７を介して得られる論理出力「１」
が供給される第３のＮＡＮＤゲート回路１８の出力が論
理出力「０」となる。

従って、上記第３のＮＡＮＤゲート回路１８の出力によ
って第２のＮＡＮＤゲート回路１５の出力が論理出力
「１」となり、上記生徒が欠席していてリセット状態に
なっている各副装置に対応するメモリー装置７の各アド
レスに欠席コード（「１ぃ「１ぃ「１」）が書込まれて
、第２回目の欠席登録が完了する。上述の如く、第１お
よび第２回目の欠席登録によって生徒が欠席した各副装
鷹は全てメモリー装置に登録される。

なお、上記〆モリー装置７の書込みおよび読出し‘ま、
次に述べるようにして得られるＲ／Ｗパルスによって行
なう。

すなわち、上記スタートスイッチ３２の閉成およびＰＯ
Ｎ信号によりセットされ上記ストップスイッチ３３の閉
成によりリセットされる第２のフリップフロップ回路２
７からの出力信号と上記ＡＴ２信号とのＯＲ出力信号を
第６のＯＲゲート回路３０で得て、上記のＯＲ出力信号
でゲートの開閉成が制御される第２のＡＮＤゲート回路
１２を介して得られる書込み読出し信号発生器１１から
の出力信号のＡＮＤ出力信号をＲ／Ｗ信号とする。

すなわち、Ｒ／Ｗ信号のメモリー装置７への供給は、ま
ず、パワーオンスィッチ２２の開成と同時に開始され（
ＰＯＮ信号による。）、第２回目の席登録の操作におけ
るストップスイッチ３３の閉成後期間ちの経過の後に終
了され、その後は、スタートスイッチ３２およびストッ
プスイッチ３３の閉成に応じてなされる。なお、上言己
実施例において、回路図は図示しないが第２図に示す主
装置のコントロールパネル３５は、次のようにして用い
られる。

まず、表示素子３４は、スタートスイッチ３２の閉成に
より点燈し、ストップスイッチ３３の閉成によって消燈
して、各劉装置ｌａ，ｌｂ，ｌｃ，・・・，ｌｎの応答
期間中であることを表示するものである。また、表示素
子群３６は、上記各副装置ｌａ，ｌｂ，ｌｃ，・・・，
ｌｎに対応して配列してあり、各劉装置の操作状態によ
り点燈や点滅を行なうものである。この表示素子群３６
は、上記〆モリー装置７からの議出し信号を用いて図示
しない演算回路や表示回路等によって制御される。また
、各数字表示装置３７，３８，３９，４０，４１，４２
は、各副装置からの応答状態を、その操作卸の操作別に
表示するものである。

また、数字表示装置４３は、各畠９装置からの応答の割
合を表示するためのものである。また、上記各数字表示
装置３７，３８，３９，４０，４１，４２，４３は、操
作釦４４，４５，４６，４７，４８，４９，５０１こよ
って選択的な表示が可能になっている。さらに、操作釦
５１は、上記の操作釦４５，４６，４７７４８，４９と
の組合せ操作より副装置で操作すべき操作釦を表示する
ための表示素子５２，５３，５４，５５，５６を選択的
に表示するためのものである。さらにまた、操作釦５７
は、各副装置に正解等の情報信号を伝送操作を命じるた
めのものである。

そこで、上記のコントロールパネル３５上では、生徒が
欠席している副装置に対応した表示素子群３６の表示素
子は、上述の如くしてメモリー装贋７の各アドレスへの
欠席登録によって得られる上記のメモリー装置７からの
議出し出力信号（「１レ「１れ「１」）を用いて、
その点燈が禁止される。またト上記各数字表示素子３９
，４０，４１，４２，４３は、上記のメモリー装置７の
各アドレスからの講出し出力信号を、図示しない演算回
路で演算した結果に応じて点燈制御される。なお、この
実施例では、上記入出力用論理回路３に上記第５のＯＲ
ゲート回路２５を介して上記パワーオン信号発生器２３
からのＰＯＮ信号あるいは上記ストップスイッチ３２の
閉成により形成されるストップパルスをリセツト信号と
して供給し、各副装置ｌａ，ｌｂ，ｌｃ，…，ｌｎの操
作卸のラッチを外部制御により解除可能な場合には上託
りセット信号により全ての副装置に対してラッチ解除す
なわちリセットを行なわせるようにしてある。

上述の実施例説明から明らかなように、本発明に係るデ
−タギャザリング装置では、主装置側で出席者の副装置
と欠席者の副装置とを正確に判別した出欠データを記憶
手段に記憶することができる。また、上記出欠データを
記憶手段に記憶するための操作は、上記第１の検出手段
による検出動作時と上記第２の検出手段による検出動作
時に１回づっ各副装置の操作者に操作手段を操作させる
だけであるので極めて簡単である。従って、本発明によ
れば欠席登録の操作が極めて簡単なデ−タギャザリング
装置を提供することができ、その操作者（先生）は装置
の操作のための苦労を問題とすることなく、生徒の教育
に専念することができ、教育の効果を十分に得ることが
可能となる。

従って、所期の目的を充分に達成できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図である。第２図は上記の実施例における主装置のコントロールパ
ネルの平面図である。第３図は、上言己実施例の動作を
示すタイムチャートである。ｌａ，ｌｂ，ｌｃ，・・・
，ｌｎ・・・・・・副装置、２…・・主装置、７・・・
・・・メモリー装置。第１図第２図第３図

Claims

【特許請求の範囲】

１複数の解答枝に対応し択一的にラツチされる操作手
段をそれぞれ備えた複数個の副装置と、上記各副装置か
ら操作手段の操作にて与えられる解答情報信号を受信す
る主装置とから成るデータギヤザリング装置において、
上記副装置の操作手段が第１の操作状態にあることを検
出する第１の検出手段と、上記副装置の操作手段が第２
の操作状態にあることを検出する第２の検出手段と、上
記各副装置に対応する記憶場所を有する記憶手段と、上
記第１の検出手段による検出出力データを第１の出欠判
定データとして上記記憶手段の各記憶場所に書込み、上
記記憶手段から上記第１の出欠判定データを読出して該
第１の出欠判定データに基いて上記第１の検出手段によ
り検出された各副装置に対して上記第２の検出手段によ
る検出出力データを第２の出欠判定データとして上記記
憶手段の各記憶場所の記憶内容を書換える書込み・読出
し制御手段とを上記主装置に設け、上記複数の副装置に
対する出欠データを上記第１および第２の出欠判定デー
タにより形成して上記主装置の記憶手段に記憶するよう
にしたことを特徴とするデータギヤザリング装置。