JPS6061662A - Digital speed detection system - Google Patents
Digital speed detection systemInfo
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- JPS6061662A JPS6061662A JP16928683A JP16928683A JPS6061662A JP S6061662 A JPS6061662 A JP S6061662A JP 16928683 A JP16928683 A JP 16928683A JP 16928683 A JP16928683 A JP 16928683A JP S6061662 A JPS6061662 A JP S6061662A
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- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
- G01P3/42—Devices characterised by the use of electric or magnetic means
- G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
- G01P3/48—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
- G01P3/481—Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
- G01P3/489—Digital circuits therefor
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- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は連続パルス周波数の測定、特に、パルスジェ
ネレータを用いた回転機の速度検出方式〔従来技術とそ
の問題点〕
この種の速度検出においては、安定かつ高精度の検出を
短時間で、すなわち、速度実際値に対する検出値の遅れ
を極力少くして行なうことが要求される。[Detailed Description of the Invention] [Technical Field to Which the Invention Pertains] This invention relates to measurement of continuous pulse frequencies, particularly to a speed detection method of a rotating machine using a pulse generator [Prior art and its problems] In this type of speed detection, It is required to perform stable and highly accurate detection in a short time, that is, to minimize the delay of the detected value with respect to the actual speed value.
一般ニ、パルスジェネレータを用いた回転機の速度検出
方式としては、
(1)ある一定時間内に発生するパルス数をカウントす
る方式
(匂 発生パルスの周期を計測する方式(3)(1)、
(乃を組み合わせた方式が広く行なわれている。このう
ち、(力の周期を測定する方式は、周波数(速度)によ
って計測時間が大きく変化すること、パルスジェネレー
タの製作精度によって検出精度がおさえられてしまうこ
とから、あまり用いられていない0また、(3)の方式
は、具体的には、種々の方式が考えられるので、(1)
の方式を中心に考えると、速度実際値と検出値の間には
、第1図に示すような関係がある。なお、第1図は実際
の速度と検出値(測定値)との関係を示すタイミングチ
ャートである。第1図において、時刻t−kTで検出゛
される速度検出値ωd(k)は、速度実際値ω(1)の
t =(k−1)T−k Tまでの平均速度にほかなら
ない。また、このωa (k)は、時刻t−(k+l)
Tに、次の速度検出値ωd(Ic+l)が検出されるま
ではデータの更新が行なわれないから、連続時間系で考
えた等両速度検出値ω。(1)は、速度実際値ω(1)
と等価的な遅れτを使って、次の(1)式の如く表わさ
れる。また、この遅れτ、ずなわちサンプリング周期T
は(2)式の如く分解される。Generally speaking, speed detection methods for rotating machines using pulse generators include (1) a method that counts the number of pulses generated within a certain period of time (method that measures the period of the generated pulses (3) (1);
A method that combines the two methods is widely used. Among these methods, the method that measures the period of force has the following problems: the measurement time varies greatly depending on the frequency (velocity), and the detection accuracy is limited by the manufacturing precision of the pulse generator. In addition, the method (3) is not often used because of the
Considering the above method, there is a relationship as shown in FIG. 1 between the actual speed value and the detected value. Note that FIG. 1 is a timing chart showing the relationship between actual speed and detected value (measured value). In FIG. 1, the detected speed value ωd(k) detected at time t-kT is nothing but the average speed of the actual speed value ω(1) up to t=(k-1)T-kT. Moreover, this ωa (k) is expressed as time t−(k+l)
Since the data is not updated until the next detected speed value ωd(Ic+l) is detected in T, the detected speed values ω are equal when considered in a continuous time system. (1) is the actual speed value ω(1)
Using a delay τ equivalent to , it can be expressed as in the following equation (1). Moreover, this delay τ, that is, the sampling period T
is decomposed as shown in equation (2).
ωe(t)−ω(を−τ) ・・・・・・(1) T
τ=・−」−一 ・・・・・・(2)
2
第(2)式において、右辺の第1項は、検出値が平均速
度であることによる遅れであり、第2項は、サンプリン
グ動作におけるホールダの効果によるものである。ωe(t)−ω(−τ) ・・・・・・(1) T τ=・−”−1 ・・・・・・(2) 2 In equation (2), the first term on the right side is the delay due to the detected value being the average velocity, and the second term is due to the effect of the holder on the sampling operation.
従って、このような速度検出方式において、検出の遅れ
を小さくするにはサンプリング周期Tを短くすればよい
。しかしながら、検出精度(誤差)は計測時間Tに反比
例するから、サンプリング周期Tを短くすることは、検
出の遅れを小さくするかわりに検出精度を低下させるこ
とになる。逆に、サンプリング周期Tが決まれば、検出
の精度もそれによって決まってしまい、サンプリング周
期の短いシステムでは、高精度の速度検出ができなくな
ってしまうということになる。すなわち、従来の速度検
出方式では、検出の遅れを短縮することと検出精度を上
げることとは互いに相反する事項であるため、遅れ時間
を短くして高精度の速度検出を行なうことができないと
いう欠点を有しているが、これは、検出の遅れと精度と
を互いに独立に管理していない点に原因がある。Therefore, in such a speed detection method, the sampling period T may be shortened in order to reduce the detection delay. However, since the detection accuracy (error) is inversely proportional to the measurement time T, shortening the sampling period T reduces the detection accuracy at the cost of reducing the detection delay. Conversely, if the sampling period T is determined, the detection accuracy is also determined by it, and a system with a short sampling period will not be able to detect speed with high accuracy. In other words, in the conventional speed detection method, shortening the detection delay and increasing detection accuracy are mutually contradictory matters, so a drawback is that it is not possible to shorten the delay time and perform high-precision speed detection. However, this is due to the fact that detection delay and accuracy are not managed independently of each other.
本発明はかかる点に鑑みてなされたもので、パルスジェ
ネレータを用いた速度検出方式において、検出の遅れと
検出精度を互いに独立して管理することにより、高精度
の速度検出を、最小の遅れ時間で実現することを目的と
する。The present invention has been made in view of the above points, and by managing detection delay and detection accuracy independently of each other in a speed detection method using a pulse generator, highly accurate speed detection can be achieved with the minimum delay time. The aim is to realize this.
その要点は、パルスジェネレータを用いた速度検出方式
において、各サンプリング時点で、それ以前の数サンプ
リングにわたるデータを用いて速度検出演算を行なうこ
とにより、サンプリング周期と計測時間を独立に管理す
るようにしたものである。これにより、速度検出値の更
新の頻度(サンプリング周期に反比剥)を高く、すなわ
ち、等価的な検出の遅れを小さく保ちつつ、検出の精度
(計測時間に比例)を向上させるものである。The key point is that in the speed detection method using a pulse generator, the sampling period and measurement time are managed independently by performing speed detection calculations at each sampling point using data from several previous samplings. It is something. As a result, the frequency of updating the speed detection value (inversely proportional to the sampling period) is increased, that is, the delay in equivalent detection is kept small, and the detection accuracy (proportional to the measurement time) is improved.
<A) 一定時間内の発生パルス数の計数による方式の
場合
第2図は、先に従来技術(1)として挙げた「ある一定
時間内に発生するパルス数をカウントする方式」に、本
発明を適用した場合の実施例を示す榊成図、第3図は本
発明による速度検出のタイミングチャート、第4図は第
2図の動作を説明するだめのフローチャー1・である。<A) In the case of a method based on counting the number of pulses generated within a certain period of time Figure 2 shows how the present invention is applied to the ``method of counting the number of pulses generated within a certain period of time'' mentioned above as prior art (1). 3 is a timing chart of speed detection according to the present invention, and FIG. 4 is a flowchart 1 for explaining the operation of FIG. 2.
第2図からも明らかなように、この実施例はマイクロプ
ロセッサの如キティジタル処理装置(CPU)1、メモ
リ2、波形整形回路3、カウンタ4、データラッチ5お
よび制御信号発生回路6等より構成される。As is clear from FIG. 2, this embodiment is composed of a digital processing unit (CPU) 1 such as a microprocessor, a memory 2, a waveform shaping circuit 3, a counter 4, a data latch 5, a control signal generation circuit 6, etc. be done.
図示されないパルスジェネレータからのlit力信号A
は、波形整形回路3により波形整形および論理演算処理
をほどごdれたのら、カウンタ駆動パルス信号Bとしで
カウンタ4に人力される。カウンタ4は、Cのカウンタ
駆Φbパルス(Δ号Bによりパルスジェネレータからの
パルスの計数に行ない、一定時間Tごとに、制ill
i目号発牛回路6からのカウンタ同期1d号りにより、
81数値のリセットを行なう。データラッチ5は、制御
信号発生回路6からのデータラッチ信号Eにより、カウ
ンタ4のリセット直前の計数値Cをランチする。すなわ
ち、データラッチ5にラッチされたデータは、時間Tの
間におけるパルスジェネレータの発生パルス数を表わず
。CPUIは、1時間ごとに制御信号発生回路6より発
生ずる定周期割込み信号Fにより、速度検出値演算のた
めの割込み処理プログラム(第4図参照)を起動し、デ
ータコントロールバスGを介してデータラッチ5にラッ
チされたパルスカウント値を読込み、所定のアルゴリズ
ムに従って速度検出演算を実行する。lit force signal A from a pulse generator not shown
After being subjected to waveform shaping and logical operation processing by the waveform shaping circuit 3, the signal is manually inputted to the counter 4 as a counter drive pulse signal B. The counter 4 counts the pulses from the pulse generator using the counter drive Φb pulse (ΔB) of C, and controls the illumination at every fixed time T.
Due to the counter synchronization number 1d from the i-th signal generation circuit 6,
81 Reset the numerical values. The data latch 5 launches the count value C of the counter 4 immediately before being reset in response to the data latch signal E from the control signal generation circuit 6. That is, the data latched in the data latch 5 does not represent the number of pulses generated by the pulse generator during time T. The CPU starts an interrupt processing program (see Fig. 4) for speed detection value calculation using a fixed period interrupt signal F generated by the control signal generation circuit 6 every hour, and outputs data via the data control bus G. The pulse count value latched in the latch 5 is read and speed detection calculation is executed according to a predetermined algorithm.
今、0ulJ t=(k−1) T〜kTのパルスジェ
ネレータのm生パルスのカウント値をC11同様に、時
刻t=(k−n) T 〜(Ic−n+1 ) T (
: n−1v L−)のパルスカウント値をCnとすれ
ば、時刻1=(k−n)T−kTの平均速度vkは、次
式(3)で表わ’11’D
なお、TDは、
TDミ、1ril ・・・・・・ (4)である。この
とき、速度検出値の等価遅れτは、(21式と同様にし
て次の(5)式の如く表わされる。Now, the count value of m raw pulses of the pulse generator of 0ulJ t=(k-1)T~kT is calculated as same as C11, time t=(k-n)T~(Ic-n+1)T(
: If the pulse count value of n-1v L-) is Cn, the average speed vk at time 1 = (k-n)T-kT is expressed by the following formula (3) '11'D Note that TD is , TDmi, 1ril... (4). At this time, the equivalent delay τ of the speed detection value is expressed as the following equation (5) in the same manner as equation 21.
計測時間TDがあらかじめ決められたシステムを考える
と、検出の遅れτは、(5)式を変形して、次式の如く
なる。Considering a system in which the measurement time TD is predetermined, the detection delay τ can be expressed as the following equation by transforming equation (5).
1
τ−TD(−i十五) ・・・・・・(6)これは、従
来方式の計測時間と演算周期を等しくした場合、すなわ
ちn−1の場合に比べてn+1/2 n (2(n+1
) / nT )の遅れになっている。例えば、n=
5のときを考えると、遅れは従来方式の60チに減少す
る。逆に、演算周期Tがあらかじめ決められたシステム
を考えると、速度検出値は、演算周期Tごどに更新され
るのに対して、速度検出値の精度は計測時間TD =
n Tによって保証される。すなわち、計測時間と演算
周期を等しくした場合に比べて、n倍精度の速度検出が
可能となる。1 τ-TD(-i15) (6) This is n+1/2 n (2 (n+1
) / nT ). For example, n=
Considering the case of 5, the delay is reduced to 60 in the conventional system. Conversely, if we consider a system in which the calculation period T is predetermined, the speed detection value is updated every calculation period T, whereas the accuracy of the speed detection value is determined by the measurement time TD =
Guaranteed by nT. That is, compared to the case where the measurement time and the calculation cycle are made equal, it is possible to detect the speed with n times precision.
以上のアルゴリズムに基くタイミングチャートおよびプ
ログラムのフローチャートがそれぞれ第3、第4図に示
されており、これらについては、以上の説明からも明ら
かと思われるが、ここで若干の説明を補足する。第3図
のタイミングチャートは、計測時間TDをザンブリング
周期Tの5倍(n=s)にした場合の例であり、■(り
は速度実際値、viはt=iTにおける速度検出値をそ
れぞれ示している。一方、第4図のフローチャートにお
いて、■はパルスカウント値の読込みを行なう部分、O
は先の(3)式の速度Vkを演算する部分、また、Oは
パルスカウント値Ciを更新する部分である。Timing charts and program flowcharts based on the above algorithm are shown in FIGS. 3 and 4, respectively, and although these seem to be clear from the above explanation, some additional explanation will be given here. The timing chart in Fig. 3 is an example when the measurement time TD is set to 5 times the zumbling period T (n=s), and ■(ri is the actual speed value, vi is the detected speed value at t=iT, respectively. On the other hand, in the flowchart of Fig. 4, ■ is the part where the pulse count value is read, and O is the part where the pulse count value is read.
is the part that calculates the speed Vk in the above equation (3), and O is the part that updates the pulse count value Ci.
(It) パルス数のカウントと、発生パル7、 (7
J 周期の計測との組み合わせによる方式
第5図は、先に挙げた一定時間内の発生パルス数のdl
数と、周期の計測とを組み合わせた公知の速度検出方式
に、本発明を適用した場合の実施例を示す構成図、第6
A図はその速度検出原理を説明するだめの各部波形図、
第6B図は本発明による速度検出動作を説明するための
各部波形閃である。第51てからも明らかなように、こ
の実施例はマイクロプロセッサの如きデータ処理装置1
、メモリ2、波形整形回路3、パルスカウンタ4、デー
タラッチ5,8、制御信号発生回路6およびタイマ7等
より措成される。図示されないパルスジェネレータから
の出力信号A(第6A、613図に)参照)は、波形整
形回路3により波形整形および論理演算処理をほどこさ
れたのち、カウンタ駆動パルス信号B(第6A、6B図
(ホ)参照)としてパルスカウンタ4およびタイマ7へ
入力される。パルスカウンタ4は、カウンタ駆動パルス
信号Bに゛よりパルスジェネレータからのパルスのaI
数を行ない、一定時間Tごとに制御信号発生回路6から
のカウンタ同期信号D(第6A、6I3図(ハ)参照)
により計数値のリセットを行なう。データラッチ5は、
制御信号発生回路6からのデータラッチ信号E(第6A
、6B図←)参照)により、パルスカウンタ4のリセッ
ト直前の計数値Cをラッチする。(It) Counting the number of pulses and generating pulses 7, (7
Figure 5 shows the dl of the number of pulses generated within a certain period of time mentioned above.
6 is a configuration diagram showing an embodiment in which the present invention is applied to a known speed detection method that combines speed measurement and period measurement.
Figure A is a waveform diagram of each part to explain the speed detection principle.
FIG. 6B shows waveforms of various parts for explaining the speed detection operation according to the present invention. As is clear from No. 51, this embodiment uses a data processing device 1 such as a microprocessor.
, a memory 2, a waveform shaping circuit 3, a pulse counter 4, data latches 5 and 8, a control signal generation circuit 6, a timer 7, and the like. The output signal A (see FIGS. 6A and 613) from a pulse generator (not shown) is subjected to waveform shaping and logical operation processing by the waveform shaping circuit 3, and then outputted to the counter drive pulse signal B (see FIGS. 6A and 6B). (see e)) is input to the pulse counter 4 and timer 7. The pulse counter 4 calculates the aI of the pulse from the pulse generator based on the counter drive pulse signal B.
The counter synchronization signal D from the control signal generation circuit 6 is generated every fixed time T (see Figures 6A and 6I3 (c)).
The count value is reset by . Data latch 5 is
Data latch signal E from control signal generation circuit 6 (6th A
, 6B ←)), the count value C of the pulse counter 4 immediately before being reset is latched.
すなわち、データラッチ5にラッチされたデータは、計
測時間Tにおけるパルスジェネレータの発生パルス数を
表わす。タイマ7は、制御信号発生回路6からの基量ク
ロックパルスI (第6 A + 6B図(イ)参照)
のカウント動作を行ない、カウンタ駆動パルス信号Bで
計数値をリセットする。データラッチ8は、制御信号発
生回路6からのデータラッチ信号Eにより、タイマ7の
H]数値、すなわち、最後のパルス発生時点からの経過
時間Piをランチする。つまり、かかるシステムによる
一般的な動作は、従来と同作に拍6へ図の如くなり、こ
のとき、時刻t=kTにおける速度検出値vkは、の如
く表わされることが知られている。ただし、CI=H】
で、t −(k−1) T−kTのパルスジェネレータ
のパルス数を表わし、また、Pnはt−(lc−n)T
の直前のパルス発生時点からヤンブリング点(1=(k
−n)T)までの経過時間を表わしている。一方、この
ような公知の速度検出方式に、本発明を適用した場合の
動作波形図は第7図の如くなり、このとき、時刻t−k
Tにおける速度検出値Vkは、上記(3)式の考え方を
(7)式に適用することにより、の如く表わされる。な
お、Ciはt−(k−i)T〜(k−i+1)Tのパル
スジェネレータのパルス数である。そして、この場合の
速度検出器の精度は l1lD(=nT)で保証され、
等価的な検出の遅れτは、次式で表わされる。That is, the data latched in the data latch 5 represents the number of pulses generated by the pulse generator during the measurement time T. The timer 7 receives the basic clock pulse I from the control signal generation circuit 6 (see Fig. 6A + 6B (a)).
The count value is reset by the counter drive pulse signal B. The data latch 8 launches the H] value of the timer 7, that is, the elapsed time Pi from the time of the last pulse generation, in response to the data latch signal E from the control signal generation circuit 6. In other words, it is known that the general operation of such a system is as shown in the figure at beat 6, which is the same as in the past, and the detected velocity value vk at time t=kT is expressed as follows. However, CI=H]
represents the number of pulses of the pulse generator of t-(k-1) T-kT, and Pn is t-(lc-n)T
From the time of pulse generation immediately before , the yambbling point (1=(k
-n) represents the elapsed time until T). On the other hand, the operating waveform diagram when the present invention is applied to such a known speed detection method is as shown in FIG.
The speed detection value Vk at T is expressed as follows by applying the concept of equation (3) above to equation (7). Note that Ci is the number of pulses of the pulse generator from t-(k-i)T to (k-i+1)T. The accuracy of the speed detector in this case is guaranteed by l1lD (=nT),
The equivalent detection delay τ is expressed by the following equation.
τ−TD/2 +T/2
= (n+1) T/2 = (1−F−!−) ’l
’D/2 −・(9)wSI図は、第5図の動作を説明
するためのフローチャートで、先の第4図に対応するも
のである。τ-TD/2 +T/2 = (n+1) T/2 = (1-F-!-) 'l
'D/2 - (9) wSI diagram is a flowchart for explaining the operation of FIG. 5, and corresponds to the previous FIG. 4.
すなわち、割込みfTji号を受けてパルスカウント値
(Ci)の読込みを行ない(■参照)、最終パルス発生
からの経過時間の読込みを行なった後(0参照)、上記
(8)式にもとづく速度演t7を行ない(L/3参照)
、シかる後パルスカウント値(Ci)および経過時間値
(Pi)を更新して(○、■g rp−t ) 、一連
の処理を終了するものである。That is, after receiving the interrupt fTji, reading the pulse count value (Ci) (see ■) and reading the elapsed time since the last pulse generation (see 0), the speed calculation based on the above equation (8) is performed. Perform t7 (see L/3)
, the pulse count value (Ci) and the elapsed time value (Pi) are updated (◯, ■g rp-t), and the series of processing is completed.
本発明によれば、以下の如き効果を期待することができ
る。According to the present invention, the following effects can be expected.
(1) 速度検出演算に用いる測定113間(TD)に
対して、サンプリング周期(T)をそのn分の1に分割
することで、速度検出精度を維持したままで、等価的な
検出遅れを小さくできる。すなわち、測定時間よりも短
い周期で速度検出値の更新を行なうことができる。(1) By dividing the sampling period (T) into 1/n of the measurement period (TD) used for speed detection calculation, the equivalent detection delay can be reduced while maintaining speed detection accuracy. Can be made smaller. That is, the speed detection value can be updated at a shorter period than the measurement time.
(2)サンプリング周期(T)の短い速度検出システム
においても、測定時間(TD)をサンプリング周期の1
倍に任意に設定できるので、必要な速度検出精度を容易
に得ることができる。(2) Even in a speed detection system with a short sampling period (T), the measurement time (TD) is
Since the speed can be set arbitrarily to double the speed, the required speed detection accuracy can be easily obtained.
(3)サンプリング周期の短いシステムにおいても、測
定時間を長くとることができるため、パルスジェネレー
タの出力周波数が低くなる低速度値J戊におりる速度検
出も可能である。(3) Even in a system with a short sampling period, since the measurement time can be long, it is possible to detect the speed at which the output frequency of the pulse generator reaches a low speed value J where the output frequency becomes low.
(4)本発明は、パルスジェネレータを用いた従来の速
度検出システムに対して、過去n−1回のサンプルデー
タを記憶する機能を付加するだけで実現できる。つまり
、マイクロプロセッサの如キ演算処理装置を用いた速度
検出システムでは、必然的にメモリを有していることか
ら、この機能は容易に実現することができる。従って、
従来方式の速度検出システムに本発明を適用する際のハ
ードウェア上の変更、追加等をまったく必要としない。(4) The present invention can be realized by simply adding a function of storing sample data of the past n-1 times to a conventional speed detection system using a pulse generator. In other words, since a speed detection system using a microprocessor-based arithmetic processing unit necessarily includes a memory, this function can be easily realized. Therefore,
When applying the present invention to a conventional speed detection system, no hardware changes or additions are required at all.
(5)回転機の回転速度、すなわち、パルスジェネレー
タの出力周波数に応じて第3,4式または第8式のn′
f:切換え、速度検出器として要求されるデータの更新
類度←リンプル周期)は一定のままで、測定時間だけを
可変とすることにより、低速から高速までの広い範囲に
わたつ゛C積度の高い速度検出を行なうことができる。(5) Depending on the rotational speed of the rotating machine, that is, the output frequency of the pulse generator, n' of the third, fourth or eighth equation.
f: switching, the data update degree ← ripple period required for a speed detector remains constant, and only the measurement time is made variable. High speed detection can be performed.
第1図は従来の速度検出方式を説明するだめのタイミン
グチャート、第2図は本発明の実施例を示ず構成図、第
3図はその動・作を説明するための ′タイミングチャ
ート、第4図は同じく70−ヂヤート、第5図は本発明
の他の実施例を示す構成図、第6A図は一般的な速度検
出動作を説明するための波形図、第6B図は他の実施例
にもとづく速度検出−作を説明するための波形図、第7
図は第5図の動作ご説明するための70−チャートであ
る。
符号説明
1・・・・・・データ処理装置(マイク11コンピユー
タ))2・・・・・・メモリ、3・・・・・・波形整形
回路、4・・曲カウンタ、5,8・・・・・・データラ
ッチ、6・・・・・・制御信号発生回路、7・・・・・
・タイマ
代理人 弁理士 松 崎 清
第■図
第2L噴
第6A図
奸(18図
/′
了
fすLhイCVFig. 1 is a timing chart for explaining the conventional speed detection method, Fig. 2 is a configuration diagram without showing an embodiment of the present invention, Fig. 3 is a timing chart for explaining its operation, and Fig. 3 is a timing chart for explaining its operation. 4 is a 70-diameter diagram, FIG. 5 is a block diagram showing another embodiment of the present invention, FIG. 6A is a waveform diagram for explaining a general speed detection operation, and FIG. 6B is another embodiment. Waveform diagram to explain speed detection based on the operation, part 7
The figure is a 70-chart for explaining the operation of FIG. Description of symbols 1... Data processing device (microphone 11 computer)) 2... Memory, 3... Waveform shaping circuit, 4... Song counter, 5, 8... ...Data latch, 6...Control signal generation circuit, 7...
・Timer agent Patent attorney Kiyoshi Matsuzaki ■ Figure 2L blow 6A Zuman (Figure 18/' Finished Lh I CV
Claims (1)
発生−J−ルパルスジエネレータト、該パルスを計数す
る計数手段と、該パルス数を所定周期でサンプリングす
るサンプリング手段と、該サンプリングされたパルス数
を逐次更新しながら記憶するメモリ手段と、該記憶され
たパルス数にもとづいて速度検出演算を行なう演算処理
手段とからなるディジタル式速度検出方式において、該
演算処理手段における速度検出演算のための時間と、前
記サンプリング周期との関係をn:l(nは正の整数)
とすることを特徴とするディジタル式速度検出方式。A pulse generator provided corresponding to a rotating machine and generating pulses according to its rotation speed, a counting means for counting the pulses, a sampling means for sampling the number of pulses at a predetermined period, and the sampling In a digital speed detection method comprising a memory means for storing the stored pulse number while updating it sequentially, and an arithmetic processing means for performing a speed detection calculation based on the stored pulse number, the speed detection calculation in the arithmetic processing means is performed. The relationship between the time for and the sampling period is n:l (n is a positive integer)
A digital speed detection method characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16928683A JPS6061662A (en) | 1983-09-16 | 1983-09-16 | Digital speed detection system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16928683A JPS6061662A (en) | 1983-09-16 | 1983-09-16 | Digital speed detection system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6061662A true JPS6061662A (en) | 1985-04-09 |
Family
ID=15883697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16928683A Pending JPS6061662A (en) | 1983-09-16 | 1983-09-16 | Digital speed detection system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6061662A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63148881A (en) * | 1986-12-12 | 1988-06-21 | Fanuc Ltd | Speed control device for servo motor |
-
1983
- 1983-09-16 JP JP16928683A patent/JPS6061662A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63148881A (en) * | 1986-12-12 | 1988-06-21 | Fanuc Ltd | Speed control device for servo motor |
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