JPS605499A - Resetting system of register file - Google Patents
Resetting system of register fileInfo
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- JPS605499A JPS605499A JP58113226A JP11322683A JPS605499A JP S605499 A JPS605499 A JP S605499A JP 58113226 A JP58113226 A JP 58113226A JP 11322683 A JP11322683 A JP 11322683A JP S605499 A JPS605499 A JP S605499A
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- reset
- register
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Abstract
Description
【発明の詳細な説明】
Ｔａ） 発明の技術分野
リセット端子が無（、アドレスパイプライン等に使用さ
れる、レジスタファイルのりセント方式に関す。[Detailed Description of the Invention] Ta) Technical Field of the Invention: This invention relates to a register file cent system that has no reset terminal (and is used in address pipelines, etc.).
（ｂｌ 技術の背景
最近の論理素子の高集積化動向に伴い、ラッチを集めて
ａビット×ｂ語のレジスタを高集積化して構成し、これ
に語数以内で巡回し゛ζζカラン１−アップるカウンタ
機能を有する、ライトアトレスレジスク、リードアドレ
スレジスクをイ」加し、通常は上記ライトアドレスレジ
スタ、リートアドレスレジスタに任意の値を設定して、
ランダムアクセスメモリとして使用できるレジスタファ
イルが知られている。(bl Background of technology) With the recent trend toward higher integration of logic elements, latches are collected to form a highly integrated register of a bits x b words, and a counter that cycles within the number of words and goes up by 1- Add a write address register and a read address register that have functions, and usually set arbitrary values to the above write address register and read address register,
Register files that can be used as random access memory are known.
このレジスタファイルの最も一般的な使用例の１つは、
アドレスパイプラインであり、シフトレジスタとしての
使用法である。この場合ニライトアドレス−リードアド
レス
とすることにより、該アドレスの内容が５段シフトされ
て出力され（具体的には、ライトアドレスレジスタとリ
ードアドレスレジスタが、それぞれ十すだけカウントア
ンプされて、見掛は上ｂクロック労連れて出力される）
、５段シフトレジスタとして動作する。One of the most common uses of this register file is
It is an address pipeline and is used as a shift register. In this case, by setting the write address to the read address, the contents of the address are shifted 5 steps and output (specifically, the write address register and the read address register are each counted and amplified by 10, and The clock is output along with the upper b clock)
, operates as a 5-stage shift register.
同様にしてニ
ライトアドレス−リードアドレス＋１
ライトアドレス−リードアドレス＋２
ライトアドレス−リードアドレス＋（ｂ−１）の時は、
それぞれｂ−１段、ｂ−２段、・・、１段のシフトレジ
スタとして動作させることができる。Similarly, when ni write address - read address + 1 write address - read address + 2 write address - read address + (b - 1),
Each of them can be operated as a shift register of stage b-1, stage b-2, . . . and one stage.
他の使用例は、キューとしての使用方法で、この時レジ
スタファイルはファーストイン・ファーストアウト（Ｆ
ＩＦＯ）レジスタとして動作するように構成する。具体
的には、入力アトレスポインタと出力アドレスポインタ
とを設け、必ず入力アドレスポインタ値≧出力アドレス
ポインタ値となるように制御することにより、キューと
して使用することができる。即ち、最初にキューイング
したデータを、最初にデキューすることができるキュー
として動作する。Another use case is as a queue, where the register file is first-in, first-out (F
IFO) is configured to operate as a register. Specifically, it can be used as a queue by providing an input address pointer and an output address pointer and controlling it so that the input address pointer value≧output address pointer value is satisfied. That is, it operates as a queue that can first dequeue data that has been queued first.
本発明は、上記レジスタファイルをアドレスパイプライ
ンの如き、シフトレジスタとして使用している場合のり
七ノド方式に関係しているが、前述のような高集積化さ
れたレジスタファイルには、ビン数制限によって、リセ
ット端子が無く、効果的なり七ノド方法が望まれていた
。The present invention is related to the seven-node method when the register file is used as a shift register such as an address pipeline, but the highly integrated register file as described above has a limit on the number of bins. Therefore, an effective method without a reset terminal was desired.
（Ｃ１従来技術と問題点
リセット端子を持たない、高集積化されたレジスタファ
イルをリセットする方法として、これ迄採られてきた方
法は、該レジスタファイルの各アドレス対応に、ハリソ
ドビソトとして機能する複数のランチをシフトレジスタ
構成で設け、該ランチにリセット機能をもたせるもので
、上記高集積化されているレジスタファイルとは別に、
該レジスタファイルの各語を無効化する為の複数のハリ
ソドビットをランチで付加する構成となり、レジスタブ
アイルの語数の増加に伴って、ハードウェア量が増加す
るとか、高集積化されたレジスタファイルとは別に、同
じシフトレジスタ構成のハリソドビソトを設ける必要が
ある等の問題があった。(C1 Prior Art and Problems The method that has been adopted so far for resetting highly integrated register files that do not have a reset terminal is to use multiple A launch is provided in a shift register configuration, and the launch is provided with a reset function, and in addition to the highly integrated register file mentioned above,
The configuration is such that multiple bits are added by launch to invalidate each word of the register file, and as the number of words in the register file increases, the amount of hardware increases, or with highly integrated register files. Apart from this, there were other problems such as the need to provide a shift register with the same shift register configuration.
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、高集積化されているレ
ジスタファイルが、シフトレジスタとして構成されてい
る場合、該レジスタファイル内の特定の複数ビットで構
成したハリソドビソトを、該レジスタファイルが持って
いるシフトレジスタ機能を用いて、リセットする方式を
提供することを目的とするものである。(dl Purpose of the Invention In view of the above-mentioned drawbacks of the conventional art, the present invention has been made to provide a shift register configured as a shift register when a highly integrated register file is configured as a shift register. The purpose of this is to provide a reset method using the shift register function of the register file.
ｔｅｌ 発明の構成
そしてこの目的は、本発明によれば：
（１） リセット端子を持たないレジスタファイルをシ
フトレジスタとして構成し、該レジスタファイルをリセ
ットするのに、該レジスタファイルをリセットする為に
使用するクロックをフリーランクロックに切り替える第
１の手段と、少なくとも該レジスタファイルのシフト段
以上のクロ・ツク幅を持つリセット信号を与える第２の
手段とを設け、第２の手段で上記レジスタファイルの大
カランチと出力ランチをリセット状態とし、且つ第２の
手段で第１の手段を制御して、フリーランクロ・ツクを
レジスタファイルに供給し、ライトアドレスレジスタを
カウントアンプして、上記人カラ・ノチの出力をシフト
させることにより、該レジスタファイルをリセットする
方法。tel Structure of the invention and this object according to the invention: (1) Configuring a register file without a reset terminal as a shift register and using it to reset the register file. a first means for switching a clock to a free-rank clock; and a second means for applying a reset signal having a clock width at least equal to or greater than the shift stage of the register file. The large car lunch and output lunch are reset, and the second means controls the first means to supply a free run clock to the register file, count and amplify the write address register, and set the above-mentioned person color no. A method of resetting the register file by shifting the output of.
＋２） （］、）項記載のレジスタファイルのリセ・ノ
ｌ一方式において、第２の手段で得られるリセット信号
で、上記レジスタファイルをリセットしている間だＬＪ
、レジスタファイルに分配するクロックを停止しないよ
うに制御して、該レジスタファイルをリセットする方法
を提供することによって達成され、しジスタフアイルの
各バリッドビットをリセット状態の入力ランチの出力を
シフトしてリセ７１・する一方、該リセット期間中は、
出力ランチが論理“０”になるように制御され、且つ該
レジスタファイルをリセットする為に供給するクロック
をフリーランクロックとするか、或いはゲーテソトクロ
ソクの場合は、レジスタファイルのクロックを停止しな
いように制御されるので、他の回路に影響を与えずにリ
セットできる。特にフリーランクロックを用いた方法で
は、システムチェソクストノブ時、或いはユニットチェ
ックストップ時でもリセットできる利点がある。+2) In the register file resetting method described in (], ), the register file is reset by the reset signal obtained by the second means.LJ
This is achieved by providing a way to reset the register file without stopping the clock distributed to the register file, and by shifting the output of the input launch into the reset state for each valid bit in the register file. While resetting 71, during the reset period,
The output launch is controlled to be logic "0", and the clock supplied to reset the register file is a free rank clock, or in the case of a gate clock, the clock of the register file is not stopped. Since it is controlled as follows, it can be reset without affecting other circuits. In particular, the method using a free rank lock has the advantage that it can be reset even when the system check knob or unit check is stopped.
ｆｆｌ 発明の実施例 以下本発明の実施例を図面によって詳述する。ffl Embodiments of the invention Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明の他の実施例をブロック図で示した
図である。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram showing another embodiment of the present invention.
第１図において、１がｎ段構成のシフトレジスタとして
使用しているレジスタファイルで、少なくともｎクロッ
クを与えることによって、入力ラッチからのデータを出
力ランチにシフトすることができるように構成されてい
るものとする（具体的には、カウントアツプ機能を有す
る前述のライトアドレスレジスタに対して０番地から＋
１をｎ回実行させてシフトさせる）。２は入力ランチ。In FIG. 1, 1 is a register file used as an n-stage shift register, and is configured so that data from an input latch can be shifted to an output lunch by applying at least n clocks. (Specifically, from address 0 to +
1 is executed n times and shifted). 2 is input lunch.
３は出力ランチで、いずれも専用のリセット端子ｒを有
する複数個のＤ型ラッチで構成されている。Reference numeral 3 denotes an output launch, which is composed of a plurality of D-type latches each having a dedicated reset terminal r.
４はマスター・スレーブ型セントリセットラッチ（ＭＳ
）−、５はｍ個のクロックをカウントした時キャリー信
号を出力するインクリメンタ（ｍ） 、 ６はＤ型ラッ
チ（Ｄ）、７は排他的論理和回路、８は論理積回路で、
その１つの入力にフリーランクロックが入力されている
。この論理素子６．７．８で構成される論理回路は、Ｄ
型ラッチ６の入力と出力の論理値が不一致の時のみ、論
理積回路８において論理積がとれた１個のフリーランク
ロックが、該り型ラレチに入力されるので、Ｄ型ラッチ
６は入力信号に対してｌクロック遅れた信号Ｒを出力す
ることができる。上記論理は、それぞれの論理素子が持
つでいる真理値表に従って、動作を見ることにより、容
易に理解できるところである。９はセレクタ（ＳＥＬ
＞で選択信号Ｒを与えることによって、ゲーテソトクロ
ソクからフリーランクロックに切り替えて出力する機能
を持っている。１０はクロックフェーズ発生器（ＣＰＧ
）で正しい位相のクロックを生成する。１１はクロッ
クチョッパ＆ディストリビュータ（Ｃ／Ｄ）でパルス幅
の生成と分配機能を有する。4 is a master-slave type cent reset latch (MS
)-, 5 is an incrementer (m) that outputs a carry signal when m clocks are counted, 6 is a D-type latch (D), 7 is an exclusive OR circuit, 8 is an AND circuit,
A free rank clock is input to one of the inputs. The logic circuit composed of this logic element 6.7.8 is D
Only when the logic values of the input and output of the type latch 6 do not match, one free rank clock that has been ANDed in the AND circuit 8 is input to the corresponding type latch, so the D type latch 6 is input It is possible to output a signal R delayed by one clock with respect to the signal. The above logic can be easily understood by observing the operation according to the truth table of each logic element. 9 is the selector (SEL
By applying the selection signal R at >, it has the function of switching from the Goethe clock to the free rank clock and outputting it. 10 is a clock phase generator (CPG)
) to generate a clock with the correct phase. Reference numeral 11 denotes a clock chopper and distributor (C/D) which has a pulse width generation and distribution function.
ここで、ゲーテソトクロソクはフリーランクロックを特
定の制御信号で制御することにより、例えばシステムチ
ェックストップ時／ユニットチェックストップ時に停止
させることができるクロックである。そしてフリーラン
クロックは、システムの動作モードに関係なく、常に動
作しているクロックである。そして、本実施例において
はリセット信号が出ている間、一般の論理回路に対して
は上記ゲーテソトクロソクは供給されないように制御さ
れる。Here, the gate clock is a clock that can be stopped, for example, at the time of system check stop/unit check stop by controlling the free rank clock with a specific control signal. A free rank clock is a clock that is always operating regardless of the operating mode of the system. In this embodiment, while the reset signal is being output, the gate clock is controlled not to be supplied to the general logic circuit.
今、前述のｎ段構成のレジスタファイル１をリセットす
る為に、リセット信号がマスター・スレーブ型セットリ
セットラッチ（ＭＳ） ４に入力されると、その出力信
号によって、ｍクロックをカウントしてキャリー信号Ｃ
を出力するインクリメンタ（ｍ）５が起動される。Now, in order to reset the register file 1 with the n-stage configuration described above, when a reset signal is input to the master-slave type set-reset latch (MS) 4, its output signal counts m clocks and sends a carry signal. C
An incrementer (m) 5 is started which outputs .
従って、マスター・スレーブ型セントリセットラッチ（
ＭＳ） ４の出力はｍクロック分だけオンとなり、イン
クリメンタ（ｍ）５のキャリー信号Ｃでリセットされる
とオフとなるように制御される。Therefore, the master-slave type cent reset latch (
The output of MS) 4 is controlled to be on for m clocks and turned off when reset by the carry signal C of incrementer (m) 5.
このマスター・スレーブ型セツトリセットラッチ（ＭＳ
） ４の出力が、Ｄ型ラッチ（Ｄ）６に入力されている
ので、フリーランクロック１クロツク分だけ遅れている
が、ハザード等による論理ヒゲの無いりセント信号Ｒが
Ｄ型ラッチ（Ｄ）６の出力として得られ、このリセット
信号Ｒが、入力ランチ２．出力ラツチ３のリセット端子
ｒ及びセレクタ（ＳＥＬ ）９に供給される。This master-slave type set reset latch (MS
) 4 is input to the D-type latch (D) 6, so there is a delay of one free run clock clock, but if there is no logic gap due to a hazard etc., the cent signal R is input to the D-type latch (D). This reset signal R is obtained as the output of input launch 2.6. It is supplied to the reset terminal r of the output latch 3 and the selector (SEL) 9.
この結果、レジスタファイルｌの入力ランチ２と出力ラ
ッチ３は、上記ｍクロック幅のりセット信号Ｒをリセッ
ト端子ｒに入力されており、且つセレクタ（ＳＩＥＬ
＞ ９はこの間だけ前記フリーランクロックを選択して
、クロックフェーズ発生器（ＣＰＧ ’） １０．クロ
ックチョッパ及ディストリビュータ（Ｃ／Ｄ）１１を通
して、レジスタファイル１に供給し、ライトアドレスレ
ジスタをカウントアツプしていることになり、少なくと
もｍクロック幅だけ人力ラッチの出力をシフトすること
により、レジスタファイルｌはリセットされ、且つ出力
ランチ３も出力信号を出さないようにしている。As a result, the input lunch 2 and output latch 3 of the register file l have the m-clock width glue set signal R input to the reset terminal r, and the selector (SIEL
> 9 selects the free rank clock only during this time and uses the clock phase generator (CPG') 10. This means that the clock is supplied to the register file 1 through the clock chopper and distributor (C/D) 11, and the write address register is counted up.By shifting the output of the manual latch by at least m clock widths, the register file l is reset, and the output launch 3 is also set not to output an output signal.
若し、クロック数ｍをレジスタファイル１の段数ｎより
大きく設定すれば、該レジスタファイル１を完全にリセ
ットすることができる。この実施例では、レジスタファ
イル１等のクロックとして、一般の論理回路に使用して
いるゲーテソトクロソクでなく、フリーランクロックを
用いているので、システムチェックストップ／ユニット
チェックストップ時等、上記ゲーテソトクロソクが停止
している時でも、該レジスタファイル１をリセットでき
る。If the number of clocks m is set larger than the number of stages n of the register file 1, the register file 1 can be completely reset. In this embodiment, a free-rank clock is used as the clock for register file 1, etc., instead of the Goethe clock used in general logic circuits, so when the system check stop/unit check stop etc. Even when the clock is stopped, the register file 1 can be reset.
他の実施例を、第２図によって説明する。この図におい
て、１〜８及び１０． １１は第１図のものと同じもの
である。そしてこの実施例は、少なくともりセット信号
Ｒが出ている間は、一般論理回路に対するゲーテソトク
ロソクは供給されないが、本レジスタファイルに対する
ゲーテソトクロノクは停止しないように制御されること
に着目した、レジスクファイルリセソト方式である。Another embodiment will be explained with reference to FIG. In this figure, 1 to 8 and 10. 11 is the same as that in FIG. This embodiment focuses on the fact that, at least while the reset signal R is output, the gate clock is not supplied to the general logic circuit, but the gate clock to the register file is controlled so as not to stop. This is the registration file reset method.
即ち、第１図で説明したｍクロック幅のリセット信号Ｒ
が出ている間、レジスタファイル１の人力ラソチ２．
出力ランチ３はリセット端子ゴに、該信号が入力されて
おり、その人力ラッチ２の出力を、レジスタファイル１
において、少なくとも上記ｍクロック幅だけ、ゲーテソ
トクロソクによってシフトし、且つ出力ランチ３もリセ
ットされたままで出力信号を出さないように制御するこ
とにより、ゲーテソトクロックを用いても、リセット信
号Ｒが出ている間だけ、レジスタファイルに分配するク
ロックを停止しないように制御するだけで、第１図で説
明したと同じ効果を１停ることができる。That is, the reset signal R of m clock width explained in FIG.
While 2.
The signal is input to the reset terminal Go of the output launch 3, and the output of the manual latch 2 is sent to the register file 1.
In this case, the reset signal R is shifted by at least the above m clock width using the Goethe clock, and the output launch 3 is also controlled so that it remains reset and does not output an output signal, so that even if the Goethe clock is used, the reset signal R is The same effect as explained in FIG. 1 can be achieved by controlling the clock distributed to the register file so as not to stop only while the clock is being output.
（ｇｌ 発明の効果
以上詳細に説明したように、本発明によればう、チの集
合体を高集積化して構成したレジスタファイルにおいて
、レジスタファイルの各バリッドビットをリセット状態
の入力ランチをシフトしてリセットする一方、該リセッ
ト期間中は、出力ランチを論理“０”になるように制御
され、且つ該レジスタファイルをリセットする為に供給
するクロックをフリーランクロックとするか、或いはゲ
ーテソトクロソクの場合は、レジスタファイルのクロッ
クを停止しないように制御しているので、他の回路に影
響を与えずにリセットできる。そして、レジスタファイ
ルのシフト段数が増加しても、インクリメンタのカウン
ト値を変えるだけで対処できる。特に、フリーランクロ
ックを用いた方法では、システムチェックストップ時、
或いはユニットチェックストップ時でもリセットできる
効果がある。(gl) Effects of the Invention As explained in detail above, according to the present invention, in a register file configured by highly integrating a collection of chips, the input lunch in which each valid bit of the register file is reset is shifted. During the reset period, the output launch is controlled to be logic "0", and the clock supplied to reset the register file is a free-rank clock or a Goethe software clock. In this case, the clock of the register file is controlled so as not to stop, so it can be reset without affecting other circuits.And even if the number of shift stages of the register file increases, the count value of the incrementer remains unchanged. This can be solved by simply changing the system.Especially, when using a free rank lock, when the system check stops,
Alternatively, it has the effect of being able to be reset even when the unit check stops.
瑯１図は本発明の一実施例をブロック図で示した図、第
２図は本発明の他の実施例をブロック図で示した図であ
る。
図面において、１はレジスタファイル、２は入力ラッチ
、３は出力ラソチ、４はマスタ〜・スレーブ型セントリ
セットランチ（ＭＳ） 、 ５はインクリメンタ（ｍ）
、６はＤ型ラッチ（Ｄ）、７は排他的論理和回路、８は
論理積回路、９はセレクタ（Ｓｔ！Ｌ ） 、 １０は
クロックフェーズ発生器（ＣＰＧ ） 。
１１はクロックチａ ソバ＆デイストリビ１−タ（Ｃ／
Ｄ）、ｒは入力ラッチ２．出力ラソチ３のリセット端子
、Ｒはｍクロック幅のりセント信号を、それぞれ示す。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram showing another embodiment of the present invention. In the drawing, 1 is a register file, 2 is an input latch, 3 is an output latch, 4 is a master to slave type cent reset launch (MS), and 5 is an incrementer (m).
, 6 is a D-type latch (D), 7 is an exclusive OR circuit, 8 is an AND circuit, 9 is a selector (St!L), and 10 is a clock phase generator (CPG). 11 is Clock Chea Soba & Day Streamer 1-ta (C/
D), r is input latch 2. The reset terminal of the output laser chip 3, R indicates an m clock width cent signal, respectively.
Claims (1)
トレジスタとして構成し、該レジスタファイルをリセッ
トするのに、該レジスタファイルをリセットする為に使
用するクロックをフリーランクロックに切り替える第１
の手段と、少なくとも該レジスタファイルのシフト段以
上のクロック幅を持つリセット信号を与える第２の手段
とを設り、第２の手段で上記レジスタファイルの入カラ
ソチと出力ランチをリセット状態とし、且つ第２の手段
で第１の手段を制御して、フリーランクロックをレジス
タファイルに供給し、ライトアドレスレジスタをカウン
トアツプして、上記人カラノチの出力をシフトさせるこ
とにより、該レジスタファイルをリセットすることを特
徴とするレジスタファイルのりセント方式。 （２） 特許請求の範囲（１）項記載のレジスタファイ
ルのリセット方式において、第２の手段で得られるリセ
ット信号で、上記レジスタファイルをリセットしている
間だけ、レジスタファイルに分配するクロックを停止し
ないように制御することを特徴とするレジスタファイル
のりセント方式。[Claims] (11) A register file having no reset terminal is configured as a shift register, and the clock used for resetting the register file is switched to a free-rank clock.
and second means for applying a reset signal having a clock width equal to or greater than the shift stage of the register file, and the second means sets the input line and output line of the register file to a reset state, and The second means controls the first means to supply a free-rank clock to the register file, count up the write address register, and shift the output of the human karanochi, thereby resetting the register file. A register file glue method characterized by the following. (2) In the register file reset method described in claim (1), the clock distributed to the register file is stopped only while the register file is being reset by the reset signal obtained by the second means. A register file registration method that is characterized by controlling the register file so that it does not occur.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113226A JPS605499A (en) | 1983-06-23 | 1983-06-23 | Resetting system of register file |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113226A JPS605499A (en) | 1983-06-23 | 1983-06-23 | Resetting system of register file |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605499A true JPS605499A (en) | 1985-01-12 |
| JPH0474799B2 JPH0474799B2 (en) | 1992-11-27 |
Family
ID=14606759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113226A Granted JPS605499A (en) | 1983-06-23 | 1983-06-23 | Resetting system of register file |
Country Status (1)
| Country | Link |
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| JPS57162160A (en) * | 1981-03-27 | 1982-10-05 | Nec Corp | Storage element with clear function |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61254456A (en) * | 1985-04-30 | 1986-11-12 | Hirano Kinzoku Kk | Continuous long sheet winder |
| JPS63298800A (en) * | 1987-05-28 | 1988-12-06 | Sharp Corp | Shift register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474799B2 (en) | 1992-11-27 |
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